KR20050052765A - Thin film transistor array panel - Google Patents
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Abstract
본 발명의 실시예에 따른 박막 트랜지스터 표시판에는 절연 기판의 상부에 채널 영역, 불순물이 고농도로 도핑되어 있으며 채널 영역 양쪽에 배치되어 있는 소스 영역 및 드레인 영역을 가지는 다결정 규소층이 형성되어 있다. 다결정 규소층을 덮는 게이트 절연막 상부에는 채널 영역에 중첩하며 게이트 전극을 가지는 게이트선이 형성되어 있고, 게이트선을 덮으며, 게이트 절연막과 함께 소스 영역 및 드레인 영역을 드러내는 접촉 구멍을 가지는 제1 층간 절연막이 형성되어 있다. 그 상부에는 접촉 구멍을 통하여 소스 영역 및 드레인 영역과 각각 전기적으로 연결되는 소스 전극 및 드레인 전극과 소스 전극과 연결되어 있으며, 게이트선과 교차하는 데이터선이 형성되어 있고, 데이터선 및 드레인 전극을 덮는 제2 층간 절연막 상부에는 드레인 전극과 연결되어 있는 화소 전극이 형성되어 있다. 이때, 채널 영역과 소스 영역 및 드레인 영역의 다결정 규소층 두께는 서로 다르다.In the thin film transistor array panel according to the exemplary embodiment of the present invention, a polycrystalline silicon layer having a channel region, a high concentration of impurities and a source region and a drain region disposed on both sides of the channel region is formed on the insulating substrate. A first interlayer insulating film having a gate line overlapping the channel region and having a gate electrode formed over the gate insulating film covering the polysilicon layer, covering the gate line, and having a contact hole exposing the source region and the drain region together with the gate insulating film. Is formed. The upper portion is connected to the source electrode and the drain electrode and the source electrode electrically connected to the source region and the drain region, respectively, through the contact hole, the data line is formed to cross the gate line, the agent covering the data line and drain electrode A pixel electrode connected to the drain electrode is formed on the two interlayer insulating film. At this time, the polysilicon layer thicknesses of the channel region, the source region, and the drain region are different from each other.
Description
이 발명은 박막 트랜지스터 표시판에 관한 것으로, 더욱 상세하게는 다결정 규소의 박막 트랜지스터를 가지는 박막 트랜지스터 표시판에 관한 것이다.The present invention relates to a thin film transistor array panel, and more particularly, to a thin film transistor array panel having a thin film transistor of polycrystalline silicon.
일반적으로 박막 트랜지스터 표시판은 매트릭스 배열을 가지는 화소를 가지는 액정 표시 장치 또는 유기 EL 표시 장치 등의 한 기판으로 사용된다. 이때, 각각의 화소에는 스위칭 소자로 박막 트랜지스터를 구비되어 R, G, B 화소를 선택적으로 구동하며, 이를 통하여 다양한 색의 화면을 구현하는 것이 가능하다. In general, the thin film transistor array panel is used as a substrate such as a liquid crystal display device or an organic EL display device having pixels having a matrix array. At this time, each pixel is provided with a thin film transistor as a switching element to selectively drive the R, G, B pixels, it is possible to implement a screen of various colors.
액정 표시 장치는 두 표시판 사이에 주입되어 있는 이방성 유전율을 갖는 액정 물질에 전극을 이용하여 전계를 인가하고, 이 전계의 세기를 조절하여 기판에 투과되는 빛의 양을 조절함으로써 화상을 표시하는 장치이다. 이때, 전극에 전달되는 화상 신호를 제어하기 위해 스위칭 소자로 박막 트랜지스터를 사용한다.A liquid crystal display is an apparatus that displays an image by applying an electric field to a liquid crystal material having an anisotropic dielectric constant injected between two display panels by using an electrode, and controlling the amount of light transmitted through the substrate by adjusting the intensity of the electric field. . In this case, a thin film transistor is used as the switching element to control the image signal transmitted to the electrode.
유기 발광(organic electro-luminescence)은 형광성 유기 물질을 전기적으로 여기 발광시켜 화상을 표시하는 표시 장치로서, 정공 주입 전극(애노드)과 전자주입 전극(캐소드)과 이들 사이에 형성되어 있는 유기 발광층을 포함하고, 유기 발광층에 전하를 주입하면, 전자와 정공이 쌍을 이룬 후 소멸하면서 빛을 내는 자기발광형 표시 장치이고, 각각의 화소에는 구동 박막 트랜지스터와 스위칭 트랜지스터가 구비되어 있다. 이때, 발광을 위한 전류를 공급하는 구동 박막 트랜지스터의 전류량은 스위칭 트랜지스터를 통해 인가되는 데이터 전압에 의해 제어되며, 스위칭 트랜지스터의 게이트와 소스는 각각 서로 교차하여 배치되어 있는 게이트 신호선(또는 스캔 라인)과 데이터 신호선에 연결되어 있다. Organic electro-luminescence is a display device that displays an image by electrically exciting and emitting a fluorescent organic material, and includes a hole injection electrode (anode), an electron injection electrode (cathode), and an organic light emitting layer formed therebetween. When charge is injected into the organic light emitting layer, electrons and holes are paired and extinguished to emit light. Each pixel includes a driving thin film transistor and a switching transistor. In this case, the amount of current of the driving thin film transistor that supplies the current for light emission is controlled by the data voltage applied through the switching transistor, and the gate and source of the switching transistor and the gate signal line (or scan line) are disposed to cross each other. It is connected to the data signal line.
이러한 표시 장치에 사용되는 가장 일반적인 스위칭 소자는 박막 트랜지스터는 비정질 규소를 반도체층으로 사용한다. The most common switching element used in such a display device is a thin film transistor using amorphous silicon as a semiconductor layer.
이러한 비정질 규소 박막 트랜지스터는 대략 0.5 ?? 1 ㎠/Vsec 정도의 이동도(mobility)를 가지고 있는 바, 액정 표시 장치의 스위칭 소자로는 사용이 가능하지만, 이동도가 작아 액정 패널 또는 유기 EL(electro luminescence) 등의 표시 장치에서 직접 구동 회로를 형성하기는 부적합한 단점이 있다. Such amorphous silicon thin film transistors are approximately 0.5 占 ??. It has a mobility of about 1 cm 2 / Vsec, so that it can be used as a switching element of a liquid crystal display device, but the mobility is small and a direct drive circuit in a display device such as a liquid crystal panel or an organic electroluminescence (EL). There is an inadequate disadvantage of forming it.
따라서 이러한 문제점을 극복하기 위해 전류 이동도가 대략 20 ?? 150 ㎠/Vsec 정도가 되는 다결정 규소를 반도체층으로 사용하는 다결정 규소 박막 트랜지스터를 스위칭 소자로 또는 구동 소자로 이용하는 액정 표시 장치 또는 유기 EL(electro luminescence)가 개발되었는바, 다결정 규소 박막 트랜지스터는 비교적 높은 전류 이동도를 갖고 있으므로 구동 회로를 표시 장치용 패널에 내장하는 칩 인 글라스(Chip In Glass)를 구현할 수 있다.Therefore, to overcome this problem, the current mobility is approximately 20 ??. A liquid crystal display device or an organic EL (electro luminescence) using a polycrystalline silicon thin film transistor using a polycrystalline silicon of about 150 cm 2 / Vsec as a semiconductor layer as a switching element or a driving element has been developed. Because of the current mobility, it is possible to implement a chip in glass in which a driving circuit is embedded in a panel for a display device.
현재 낮은 융점을 가지는 유리 기판 상부에 다결정 규소의 박막을 결정화하여 형성하는 방법 중 하나는 엑시머 레이저 어닐닝(eximer laser annealing)하는 기술로, 직접 비정질 규소가 흡수하는 파장대의 엑시머 레이저를 조사하여 비정질 규소를 1400℃ 정도의 온도로 용융시켜 다결정으로 결정화한다. 이때, 결정립의 크기는 3,000-5,000Å 정도로 비교적 균일한 입자 크기로 형성되며, 경정화되는 시간은 30-200 ns에 불과하여 유기 기판에는 손상을 주지 않는다. Currently, one of the methods of crystallizing polycrystalline silicon thin films on a glass substrate having a low melting point is an excimer laser annealing technique. Is melted to a temperature of about 1400 ° C to crystallize into polycrystalline. At this time, the size of the crystal grains is formed to a relatively uniform particle size of about 3,000-5,000Å, hardening time is only 30-200 ns does not damage the organic substrate.
또한, 비정질 규소를 다결정 규소로 결정화하는 방법 중 다른 하나는 결정립계의 분포를 인위적으로 조절할 수 있는 순차적 측면 고상 결정(sequential lateral solidification) 공정으로, 이는 다결정 규소의 그레인이 레이저가 조사된 액상 영역과 레이저가 조사되지 않은 고상 영역의 경계에서 그 경계면에 대하여 수직 방향으로 성장한다는 사실을 이용한 기술이다. 이때, 마스크의 투과 영역(슬릿)에 레이저빔을 통과시켜 비정질 규소를 완전히 녹여 슬릿 모양의 액상 영역을 형성하면, 액상의 비정질 규소는 냉각되면서 결정화가 이루어지는데, 결정은 레이저가 조사되지 않은 고상 영역의 경계에서부터 그 경계면에 대하여 수직 방향으로 성장하고 그레인들의 성장은 액상 영역의 중앙에서 서로 만나면 멈추게 된다. 이러한 순차적 측면 고상 결정은 그레인의 크기를 슬릿의 폭만큼 성장시킬 수 있는 장점을 가지고 있다. In addition, another method of crystallizing amorphous silicon into polycrystalline silicon is a sequential lateral solidification process in which the distribution of grain boundaries can be artificially controlled. Is a technique that takes advantage of the fact that it grows in a direction perpendicular to the interface at the boundary of the unexposed solid region. At this time, when the laser beam is passed through the transmission region (slit) of the mask to completely dissolve the amorphous silicon to form a slit-shaped liquid region, the liquid amorphous silicon is cooled and crystallized, and the crystal is a solid region without laser irradiation. From the boundary of, grows in a direction perpendicular to the interface and the growth of grains stops when they meet at the center of the liquid region. This sequential lateral solid crystal has the advantage of growing the grain size by the width of the slit.
하지만, 이러한 결정화 방법은 통하여 얻어진 다결정 규소의 박막 트랜지스터는 전기적인 특성에 대한 균일도가 취약하거나 단점을 가지고 있으며, 특히 순차적 측면 고상 결정에서는 결정립의 성장 방향을 따라 돌기가 박막 트랜지스터의 특성을 저하시키는 원인으로 작용한다. However, the polycrystalline silicon thin film transistor obtained through this crystallization method has weakness or weakness in the uniformity of electrical properties, and in particular, in the sequential side solid crystal, projections along the growth direction of grains cause the thin film transistor to deteriorate. Acts as.
본 발명의 목적은 균일한 전기적인 특성을 확보할 수 있는 박막 트랜지스터 표시판을 제공하는 것이다.An object of the present invention is to provide a thin film transistor array panel that can ensure uniform electrical characteristics.
위와 같은 과제를 해결하기 위하여 본 발명의 실시예에 따른 박막 트랜지스터 표시판은 채널 영역과 소스 및 드레인 영역의 두께가 서로 다른 다결정 규소로 이루어진 반도체층을 가지는 박막 트랜지스터를 포함한다.In order to solve the above problems, the thin film transistor array panel according to the exemplary embodiment of the present invention includes a thin film transistor having a semiconductor layer made of polycrystalline silicon having different thicknesses of the channel region and the source and drain regions.
더욱 상세하게 본 발명의 실시예에 따른 박막 트랜지스터 표시판에는 절연 기판의 상부에 채널 영역, 불순물이 고농도로 도핑되어 있으며 채널 영역 양쪽에 배치되어 있는 소스 영역 및 드레인 영역을 가지는 다결정 규소층이 형성되어 있다. 다결정 규소층을 덮는 게이트 절연막 상부에는 채널 영역에 중첩하며 게이트 전극을 가지는 게이트선이 형성되어 있고, 게이트선을 덮으며, 게이트 절연막과 함께 소스 영역 및 드레인 영역을 드러내는 접촉 구멍을 가지는 제1 층간 절연막이 형성되어 있다. 그 상부에는 접촉 구멍을 통하여 소스 영역 및 드레인 영역과 각각 전기적으로 연결되는 소스 전극 및 드레인 전극과 소스 전극과 연결되어 있으며, 게이트선과 교차하는 데이터선이 형성되어 있고, 데이터선 및 드레인 전극을 덮는 제2 층간 절연막 상부에는 드레인 전극과 연결되어 있는 화소 전극이 형성되어 있다. 이때, 채널 영역과 소스 영역 및 드레인 영역의 다결정 규소층 두께는 서로 다르다.More specifically, in the thin film transistor array panel according to the exemplary embodiment of the present invention, a polycrystalline silicon layer having a channel region, a high concentration of impurities and a source region and a drain region disposed on both sides of the channel region is formed on the insulating substrate. . A first interlayer insulating film having a gate line overlapping the channel region and having a gate electrode formed over the gate insulating film covering the polysilicon layer, covering the gate line, and having a contact hole exposing the source region and the drain region together with the gate insulating film. Is formed. The upper portion is connected to the source electrode and the drain electrode and the source electrode electrically connected to the source region and the drain region, respectively, through the contact hole, the data line is formed to cross the gate line, the agent covering the data line and drain electrode A pixel electrode connected to the drain electrode is formed on the two interlayer insulating film. At this time, the polysilicon layer thicknesses of the channel region, the source region, and the drain region are different from each other.
다결정 규소층은 채널 영역보다 소스 영역 및 드레인 영역의 두께가 두꺼운 것이 바람직하며, 이를 위하여 다결정 규소층의 채널 영역 하부에 형성되어 있는 단차층을 더 포함할 수 있다. 이때에는 단차층과 접하는 다결정 규소층의 표면은 요철 구조로 이루어져 있다.The polysilicon layer preferably has a thicker thickness of the source region and the drain region than the channel region, and may further include a stepped layer formed under the channel region of the polycrystalline silicon layer. At this time, the surface of the polycrystalline silicon layer in contact with the stepped layer has an uneven structure.
다른 실시예에서는 게이트 절연막과 접하는 다결정 규소층의 표면이 요철 구조로 이루어질 수 있다.In another embodiment, the surface of the polycrystalline silicon layer in contact with the gate insulating film may have a concave-convex structure.
이러한 박막 트랜지스터 표시판은 액정 표시 장치 또는 유기 발과 표시 장치의 한 기판으로 사용할 수 있다.The thin film transistor array panel may be used as a liquid crystal display device or a substrate of an organic light emitting display device.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.DETAILED DESCRIPTION Embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the other part being "right over" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 구조에 대하여 도면을 참고로 하여 상세하게 설명한다.A structure of a thin film transistor array panel according to an exemplary embodiment of the present invention will now be described in detail with reference to the accompanying drawings.
우선, 도 1 내지 도 3을 참조하여 유기 발광 표시 장치용 박막 트랜지스터 표시판의 구조에 대하여 설명하기로 한다.First, a structure of a thin film transistor array panel for an organic light emitting diode display will be described with reference to FIGS. 1 to 3.
도 1은 본 발명의 제1 실시예에 따른 유기 발광 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이고, 도 2 및 도 3은 도 1의 박막 트랜지스터 표시판을 II-II' 선 및 III-III' 선을 따라 잘라 도시한 단면도이다.1 is a layout view illustrating a structure of a thin film transistor array panel for an organic light emitting diode display according to a first exemplary embodiment of the present invention, and FIGS. 2 and 3 are lines II-II 'and III-III of the thin film transistor array panel of FIG. Is a cross-sectional view taken along a line.
절연 기판(110) 위에는 산화 규소 또는 질화 규소 등으로 이루어진 차단층(111)이 형성되어 있고, 차단층(111) 위에 제1 및 제2 다결정 규소층(150a, 150b)이 형성되어 있고, 제2 다결정 규소층(150b)에는 축전기용 다결정 규소층(157)이 연결되어 있다. 제1 다결정 규소층(150a)은 제1 트랜지스터부 (153a, 154a, 155a)로 이루어져 있으며, 제2 다결정 규소층(150b)은 제2 트랜지스터부(153b, 154b, 155b)를 포함한다. 제1 트랜지스터부(153a, 154a, 155a)의 소스 영역(제1 소스 영역, 153a)과 드레인 영역(제1 드레인 영역, 155a)은 n형 불순물로 도핑되어 있고, 제2 트랜지스터부(153b, 154b, 155b)의 소스 영역(제2 소스 영역, 153b)과 드레인 영역(제2 드레인 영역, 155b)은 p형 불순물로 도핑되어 있다. 구동 조건에 따라서는 제1 소스 영역(153a) 및 드레인 영역(155a)이 p형 불순물로 도핑되고 제2 소스 영역(153b) 및 드레인 영역(155b)이 n형 불순물로 되핑될 수도 있다. 여기서, 제1 트랜지스터부(153a, 154a, 155a)는 스위칭 박막 트랜지스터의 반도체이며, 제2 트랜지스터부(153b, 154b, 155b)는 구동 박막 트랜지스터의 반도체이다. 이때, 제1 트랜지스터부(153a, 154a, 155a) 및 제2 트랜지스터부(153b, 154b, 155b)는 요철 구조로 단차를 가지는데, 소스 영역 및 드레인 영역(153a, 153b, 155a, 155b)은 채널 영역(154a, 154b)보다 두꺼운 두께를 가진다. 이때, 채널 영역(154a, 154b)의 두께는 200-1,000Å 범위인 것이 바람직하며, 소스 영역 및 드레인 영역(153a, 153b, 155a, 155b)의 두께는 2,000Å을 넘지 않는 것이 바람직하다.A blocking layer 111 made of silicon oxide, silicon nitride, or the like is formed on the insulating substrate 110, and first and second polycrystalline silicon layers 150a and 150b are formed on the blocking layer 111, and a second layer is formed on the insulating substrate 110. The polycrystalline silicon layer 157 for capacitors is connected to the polycrystalline silicon layer 150b. The first polycrystalline silicon layer 150a includes first transistor portions 153a, 154a, and 155a, and the second polycrystalline silicon layer 150b includes second transistor portions 153b, 154b, and 155b. The source region (first source region 153a) and the drain region (first drain region, 155a) of the first transistor portions 153a, 154a, and 155a are doped with n-type impurities, and the second transistor portions 153b and 154b. The source region (second source region 153b) and the drain region (second drain region 155b) of 155b are doped with p-type impurities. Depending on the driving conditions, the first source region 153a and the drain region 155a may be doped with p-type impurities, and the second source region 153b and the drain region 155b may be back-doped with n-type impurities. Here, the first transistor portions 153a, 154a, and 155a are semiconductors of the switching thin film transistor, and the second transistor portions 153b, 154b, and 155b are semiconductors of the driving thin film transistor. At this time, the first transistor units 153a, 154a, and 155a and the second transistor units 153b, 154b, and 155b have steps in an uneven structure, and the source and drain regions 153a, 153b, 155a, and 155b have channels. It has a thickness thicker than regions 154a and 154b. At this time, the thickness of the channel regions 154a and 154b is preferably in the range of 200-1,000 GPa, and the thickness of the source and drain regions 153a, 153b, 155a and 155b is preferably not more than 2,000 GPa.
다결정 규소층(150a, 150b, 157) 위에는 산화 규소 또는 질화 규소로 이루어진 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140) 위에는 알루미늄 또는 알루미늄 합금 등과 같이 저저항의 도전 물질로 이루어진 도전막을 포함하는 게이트선(121)과 제1 및 제2 게이트 전극(124a, 124b) 및 유지 전극(133)이 형성되어 있다. 제1 게이트 전극(124a)은 게이트선(121)에 연결되어 가지 모양으로 형성되어 있고 제1 트랜지스터의 채널부(제1 채널부, 154a)와 중첩하고 있으며, 제2 게이트 전극(124b)은 게이트선(121)과는 분리되어 있고 제2 트랜지스터의 채널부(제2 채널부, 154b)와 중첩하고 있다. 유지 전극(133)은 제2 게이트 전극(124b)과 연결되어 있고, 다결정 규소층의 유지 전극부(157)와 중첩되어 있다. A gate insulating layer 140 made of silicon oxide or silicon nitride is formed on the polycrystalline silicon layers 150a, 150b, and 157. On the gate insulating layer 140, a gate line 121 including a conductive film made of a low resistance conductive material such as aluminum or an aluminum alloy, first and second gate electrodes 124a and 124b, and a storage electrode 133 are formed. have. The first gate electrode 124a is connected to the gate line 121 to have a branch shape, and overlaps the channel portion (first channel portion 154a) of the first transistor, and the second gate electrode 124b is a gate. It is separated from the line 121 and overlaps with the channel portion (second channel portion 154b) of the second transistor. The storage electrode 133 is connected to the second gate electrode 124b and overlaps the storage electrode portion 157 of the polysilicon layer.
게이트선(121)과 제1 및 제2 게이트 전극(124a, 124b) 및 유지 전극(133)의 위에는 제1 층간 절연막(801)이 형성되어 있고, 제1 층간 절연막(801) 위에는 데이터 신호를 전달하는 데이터선(171), 전원 전압을 공급하는 선형의 전원 전압용 전극(172), 제1 및 제2 소스 전극(173a, 173b) 및 제1 및 제2 드레인 전극(175a, 175b)이 형성되어 있다. 제1 소스 전극(173a)은 데이터선(171)의 일부이며 분지의 형태를 취하고 있으며 제1 층간 절연막(801)과 게이트 절연막(140)을 관통하고 있는 접촉구(181)를 통하여 제1 소스 영역(153a)과 연결되어 있고, 제2 소스 전극(173b)은 전원 전압용 전극(172)의 일부로 분지의 형태를 취하고 있으며 제1 층간 절연막(801)과 게이트 절연막(140)을 관통하고 있는 접촉구(184)를 통하여 제2 소스 영역(153b)과 연결되어 있다. 제1 드레인 전극(175a)은 제1 층간 절연막(801)과 게이트 절연막(140)을 관통하고 있는 접촉구(182, 183)를 통하여 제1 드레인 영역(155a) 및 제2 게이트 전극(124b)과 접촉하여 이들을 서로 전기적으로 연결하고 있다. 제2 드레인 전극(175b)은 제1 층간 절연막(801)과 게이트 절연막(140)을 관통하고 있는 접촉구(186)를 통하여 제2 드레인 영역(155b)과 연결되어 있으며, 데이터선(171)과 동일한 물질로 이루어져 있다. A first interlayer insulating layer 801 is formed on the gate line 121, the first and second gate electrodes 124a and 124b, and the storage electrode 133, and transmits a data signal on the first interlayer insulating layer 801. A data line 171, a linear power supply voltage electrode 172 for supplying a power supply voltage, first and second source electrodes 173a and 173b, and first and second drain electrodes 175a and 175b are formed. have. The first source electrode 173a is a part of the data line 171 and has a branch shape, and the first source region is formed through the contact hole 181 penetrating the first interlayer insulating layer 801 and the gate insulating layer 140. The contact hole 153a is connected to the second source electrode 173b and has a branch shape as part of the electrode 172 for the power supply voltage and penetrates the first interlayer insulating film 801 and the gate insulating film 140. It is connected to the second source region 153b through 184. The first drain electrode 175a is connected to the first drain region 155a and the second gate electrode 124b through the contact holes 182 and 183 penetrating the first interlayer insulating layer 801 and the gate insulating layer 140. They are in electrical contact with each other by contact. The second drain electrode 175b is connected to the second drain region 155b through a contact hole 186 penetrating through the first interlayer insulating layer 801 and the gate insulating layer 140, and the data line 171. It is made of the same material.
데이터선(171), 전원 전압용 전극(172) 및 제1 및 제2 드레인 전극(175a, 175b) 위에는 질화 규소 또는 산화 규소 또는 유기 절연 물질 등으로 이루어진 제2 층간 절연막(802)이 형성되어 있으며, 제2 층간 절연막(802)은 제2 드레인 전극(175b)을 드러내는 접촉구(185)를 가진다.A second interlayer insulating layer 802 made of silicon nitride, silicon oxide, or an organic insulating material is formed on the data line 171, the power voltage electrode 172, and the first and second drain electrodes 175a and 175b. The second interlayer insulating film 802 has a contact hole 185 exposing the second drain electrode 175b.
제2 층간 절연막(802) 상부에는 접촉구(185)를 통하여 제2 드레인 전극(175b)과 연결되어 있는 화소 전극(190)이 형성되어 있다. 화소 전극(190)은 알루미늄 또는 은 합금 등의 반사성이 우수한 물질로 형성하는 것이 바람직하다. 그러나, 필요에 따라서는 화소 전극(190)을 ITO (Indium Tin Oxide) 또는 IZO(Indium zinc Oxide) 등의 투명한 절연 물질로 형성할 수도 있다. 투명한 도전 물질로 이루어진 화소 전극(190)은 표시판의 아래 방향으로 화상을 표시하는 바텀 방출 (bottom emission) 방식의 유기 발광에 적용한다. 불투명한 도전 물질로 이루어진 화소 전극(190)은 표시판의 상부 방향으로 화상을 표시하는 탑 방출(top emission) 방식의 유기 발광에 적용한다. The pixel electrode 190 connected to the second drain electrode 175b is formed on the second interlayer insulating layer 802 through the contact hole 185. The pixel electrode 190 is preferably formed of a material having excellent reflectivity such as aluminum or silver alloy. However, if necessary, the pixel electrode 190 may be formed of a transparent insulating material such as indium tin oxide (ITO) or indium zinc oxide (IZO). The pixel electrode 190 made of a transparent conductive material is applied to a bottom emission organic light emitting diode that displays an image in a downward direction of the display panel. The pixel electrode 190 made of an opaque conductive material is applied to top emission organic light emitting diodes that display an image in an upper direction of the display panel.
제2 층간 절연막(802) 상부에는 유기 절연 물질로 이루어져 있으며, 유기 발광 셀을 분리시키기 위한 격벽(803)이 형성되어 있다. 격벽(803)은 화소 전극 (190) 주변을 둘러싸서 유기 발광층(70)이 채워질 영역을 한정하고 있다. 격벽(803)은 검정색 안료를 포함하는 감광제를 노광, 현상하여 형성함으로써 차광막의 역할을 하도록 하고, 동시에 형성 공정도 단순화할 수 있다. 격벽(803)에 둘러싸인 화소 전극(190) 위의 영역에는 유기 발광층(70)이 형성되어 있다. 유기 발광층(70)은 적색, 녹색, 청색 중 어느 하나의 빛을 내는 유기 물질로 이루어지며, 적색, 녹색 및 청색 유기 발광층(70)이 순서대로 반복적으로 배치되어 있다. An organic insulating material is formed on the second interlayer insulating layer 802, and a partition 803 is formed to separate the organic light emitting cells. The partition 803 surrounds the pixel electrode 190 to define a region in which the organic emission layer 70 is to be filled. The partition wall 803 serves as a light shielding film by exposing and developing a photosensitive agent including a black pigment, and at the same time, the forming process can be simplified. An organic emission layer 70 is formed in an area on the pixel electrode 190 surrounded by the partition 803. The organic light emitting layer 70 is formed of an organic material emitting one of red, green, and blue light, and the red, green, and blue organic light emitting layers 70 are repeatedly arranged in sequence.
유기 발광층(70)과 격벽(803) 위에는 버퍼층(804)이 형성되어 있다. 버퍼층(804)은 필요에 따라서는 생략될 수 있다. The buffer layer 804 is formed on the organic light emitting layer 70 and the partition 803. The buffer layer 804 may be omitted as necessary.
버퍼층(804) 위에는 공통 전극(270)이 형성되어 있다. 공통 전극(270)은 ITO 또는 IZO 등의 투명한 도전 물질로 이루어져 있다. 만약 화소 전극(190)이 ITO 또는 IZO 등의 투명한 도전 물질로 이루어지는 경우에는 공통 전극(270)은 알루미늄 등의 반사성이 좋은 금속으로 이루어질 수 있다.The common electrode 270 is formed on the buffer layer 804. The common electrode 270 is made of a transparent conductive material such as ITO or IZO. If the pixel electrode 190 is made of a transparent conductive material such as ITO or IZO, the common electrode 270 may be made of a metal having good reflectivity such as aluminum.
한편, 도시하지는 않았으나 공통 전극(270)의 전도성을 보완하기 위하여 저항이 낮은 금속으로 보조 전극을 형성할 수도 있다. 보조 전극은 공통 전극(270)과 버퍼층(804) 사이 또는 공통 전극(270) 위에 형성할 수 있으며, 유기 발광층(70)과는 중첩하지 않도록 격벽(803)을 따라 매트릭스 모양으로 형성하는 것이 바람직하다.Although not shown, an auxiliary electrode may be formed of a metal having low resistance to compensate for the conductivity of the common electrode 270. The auxiliary electrode may be formed between the common electrode 270 and the buffer layer 804 or on the common electrode 270. The auxiliary electrode may be formed in a matrix shape along the partition wall 803 so as not to overlap the organic light emitting layer 70. .
이러한 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판에서는 소스 영역(153a, 153b) 및 드레인 영역(155a, 155b)의 다결정 규소층이 두껍게 형성되어 있어 소스 전극(173a, 173b) 및 드레인 전극(175a, 175b) 접촉하는 접촉 저항과 면(sheet) 저항을 최소화할 수 있으며, 채널 영역(154a, 154b)의 다결정 규소층의 두께가 얇아 특히 구동 박막 트랜지스터의 구동 능력을 향상시킬 수 있다. In the thin film transistor array panel according to the first exemplary embodiment of the present invention, the polysilicon layers of the source regions 153a and 153b and the drain regions 155a and 155b are formed thick, so that the source electrodes 173a and 173b and the drain electrode 175a are formed. , The contact resistance and the sheet resistance in contact with each other can be minimized, and the thickness of the polycrystalline silicon layer of the channel regions 154a and 154b is thin, thereby improving the driving ability of the driving thin film transistor.
또한, 제조 공정에서 소스 영역(153a, 153b) 및 드레인 영역(155a, 155b)의 다결정 규소층이 두껍게 형성되어 있어 소스 전극(173a, 173b) 및 드레인 전극(175a, 175b)과 연결하기 위한 접촉 구멍(181, 182, 183, 184, 186)을 형성할 때 식각 공정을 제어하기 용이하다. 채널 영역(154a, 154b)의 다결정 규소층의 두께가 얇게 형성하기 위해 채널 영역의 다결정 규소를 식각하여 채널 영역에서 형성된 돌기를 제거할 수 있어 박막 트랜지스터의 특성을 향상시킬 수 있다. In addition, in the fabrication process, the polysilicon layers of the source regions 153a and 153b and the drain regions 155a and 155b are formed thick so that contact holes for connecting with the source electrodes 173a and 173b and the drain electrodes 175a and 175b are provided. It is easy to control the etching process when forming (181, 182, 183, 184, 186). In order to form a thin thickness of the polycrystalline silicon layers of the channel regions 154a and 154b, the protrusions formed in the channel region may be removed by etching the polycrystalline silicon of the channel region, thereby improving characteristics of the thin film transistor.
따라서, 본 발명의 실시예에 따른 박막 트랜지스터 표시판은 향상된 구동 능력을 가지는 동시에 낮은 접촉 저항을 가지는 박막 트랜지스터를 구비하여 유기 발광 표시 장치의 표시 특성을 향상시킬 수 있다. Accordingly, the thin film transistor array panel according to the exemplary embodiment of the present invention may include a thin film transistor having an improved driving capability and a low contact resistance, thereby improving display characteristics of the OLED display.
이러한 유기 발광 표시판의 구동에 대하여 간단히 설명한다.The driving of such an organic light emitting panel will be briefly described.
게이트선(121)에 온(on) 펄스가 인가되면 제1 트랜지스터가 온되어 데이터선(171)을 통하여 인가되는 화상 신호 전압 또는 데이터 전압이 제2 게이트 전극(124b)으로 전달된다. 제2 게이트 전극(124b)에 화상 신호 전압이 인가되면 제2 트랜지스터가 온되어 데이터 전압에 의한 전류가 화소 전극(190)과 유기 발광층(70)으로 흐르게 되며, 유기 발광층(70)은 특정 파장대의 빛을 방출한다. 이때, 제2 박막 트랜지스터를 통하여 흐르는 전류의 양에 따라 유기 발광층(70)이 방출하는 빛의 양이 달라져 휘도가 변하게 된다. 이 때, 제2 트랜지스터가 전류를 흘릴 수 있는 양은 제1 트랜지스터를 통하여 전달되는 화상 신호 전압과 전원 전압용 전극(172)을 통하여 전달되는 전원 전압과 차이의 크기에 의하여 결정된다. When an on pulse is applied to the gate line 121, the first transistor is turned on, and an image signal voltage or data voltage applied through the data line 171 is transferred to the second gate electrode 124b. When the image signal voltage is applied to the second gate electrode 124b, the second transistor is turned on so that a current caused by the data voltage flows to the pixel electrode 190 and the organic light emitting layer 70, and the organic light emitting layer 70 has a specific wavelength band. Emits light. In this case, the amount of light emitted from the organic light emitting layer 70 varies according to the amount of current flowing through the second thin film transistor, thereby changing the luminance. At this time, the amount of current that the second transistor can flow is determined by the magnitude of the difference between the image signal voltage transmitted through the first transistor and the power supply voltage transmitted through the power supply voltage electrode 172.
한편, 본 발명의 실시예에 따른 단차를 가지는 반도체를 포함하는 박막 트랜지스터는 화소 전극(190)을 투명 도전 물질로 형성하고 공통 전극(270)을 불투명한 도전 물질로 형성하여 화상을 표시판의 하부로 표시하는 바텀 방출 방식의 박막 트랜지스터 표시판에도 동일하게 적용할 수 있으며, 액정 표시 장치용 박막 트랜지스터 표시판에도 동일하게 적용할 수 있으며, 하나의 실시예를 도면을 참조하여 설명하기로 한다.Meanwhile, in the thin film transistor including the semiconductor having the step according to the embodiment of the present invention, the pixel electrode 190 is formed of a transparent conductive material, and the common electrode 270 is formed of an opaque conductive material to display an image on the lower portion of the display panel. The same applies to the bottom emission type thin film transistor array panel to be displayed, the same can be applied to the thin film transistor array panel for a liquid crystal display device, and one embodiment will be described with reference to the drawings.
도 4는 본 발명의 제2 실시예에 따른 다결정 규소층을 포함하는 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이고, 도 5는 도 4의 박막 트랜지스터 표시판을 V-V' 선을 따라 잘라 도시한 단면도이다.FIG. 4 is a layout view illustrating a structure of a thin film transistor array panel for a liquid crystal display device including a polysilicon layer according to a second exemplary embodiment of the present invention. FIG. 5 is a cutaway view of the thin film transistor array panel of FIG. 4 along a line VV ′. One cross section.
도 4 및 도 5에 도시한 바와 같이, 투명한 절연 기판(110) 위에 산화 규소 또는 질화 규소로 이루어진 차단층(111)이 형성되어 있고, 차단층(111) 위에는 n형 불순물이 고농도로 도핑되어 있는 소스 영역(153)과 드레인 영역(155) 및 이들 사이에 위치하며 불순물이 도핑되지 않은 채널 영역(154)이 포함된 박막 트랜지스터의 다결정 규소층(150)이 형성되어 있다. 이때, 버퍼층(111)의 상부 채널 영역(154)에 대응하는 부분에는 단차층(112)이 형성되어 있어, 제1 실시예와 동일하게 다결정 규소층(150) 중에서 채널 영역(154)은 소스 영역(153) 및 드레인 영역(155)보다 얇은 두께를 가지며, 이를 통하여 제2 실시예에 따른 박막 트랜지스터 표시판은 제1 실시예와 동일한 작용 및 효과를 얻을 수 있다. 4 and 5, a blocking layer 111 made of silicon oxide or silicon nitride is formed on the transparent insulating substrate 110, and the n-type impurity is heavily doped on the blocking layer 111. The polysilicon layer 150 of the thin film transistor including the source region 153 and the drain region 155 and a channel region 154 disposed between them and having no impurities doped therein is formed. At this time, a stepped layer 112 is formed in a portion of the buffer layer 111 corresponding to the upper channel region 154, so that the channel region 154 is the source region of the polysilicon layer 150 in the same manner as in the first embodiment. It has a thickness thinner than that of 153 and the drain region 155, through which the thin film transistor array panel according to the second embodiment may obtain the same operation and effect as the first embodiment.
그리고 게이트 절연(140) 위에는 일 방향으로 긴 게이트선(121)이 각각 형성되어 있고, 게이트선(121)의 일부가 연장되어 다결정 규소층(150)의 채널 영역(154)과 중첩되어 있으며, 중첩되는 게이트선(121)의 일부분은 박막 트랜지스터의 게이트 전극(124)으로 사용된다. 그리고 소스 영역(153)과 채널 영역(154) 사이, 드레인 영역(155)과 채널 영역(154) 사이에는 n형 불순물이 저농도로 도핑되어 있는 저농도 도핑 영역(152)이 각각 형성되어 있다. Gate gates 121 elongated in one direction are formed on the gate insulation 140, and a portion of the gate lines 121 extend to overlap the channel region 154 of the polysilicon layer 150. A portion of the gate line 121 to be used is used as the gate electrode 124 of the thin film transistor. A low concentration doped region 152 is formed between the source region 153 and the channel region 154 and between the drain region 155 and the channel region 154 in which n-type impurities are lightly doped.
또한, 게이트 절연막(140) 상부에는 화소의 유지 용량을 증가시키기 위한 유지 전극선(131)이 게이트선(121)과 평행하며, 동일한 물질로 동일한 층에 형성되어 있다. 다결정 규소층(150)과 중첩하는 유지 전극선(131)의 일 부분은 유지 전극(133)이 되며, 유지 전극(133)과 중첩하는 다결정 규소층(150)은 유지 전극 영역(157)이 되며, 유지 전극 영역(157)의 양쪽에도 저농도 도핑 영역(152)이 각각 형성되어 있으며, 유지 전극 영역(157)의 한쪽에는 고농도 도핑 영역(158)이 위치한다. 게이트선(121)의 한쪽 끝 부분은 외부 회로와 연결하기 위해서 게이트선(121) 폭보다 넓게 형성할 수 있으며, 게이트 구동 회로의 출력단에 직접 연결될 수 있다.In addition, a storage electrode line 131 for increasing the storage capacitance of the pixel is parallel to the gate line 121 and formed on the same layer on the gate insulating layer 140. A portion of the storage electrode line 131 overlapping the polycrystalline silicon layer 150 becomes the storage electrode 133, and the polycrystalline silicon layer 150 overlapping the storage electrode 133 becomes the storage electrode region 157. Low concentration doped regions 152 are formed on both sides of the sustain electrode region 157, and a high concentration doped region 158 is positioned on one side of the sustain electrode region 157. One end portion of the gate line 121 may be formed wider than the width of the gate line 121 to be connected to an external circuit, and may be directly connected to an output terminal of the gate driving circuit.
게이트선(121) 및 유지 전극선(131)이 형성되어 있는 게이트 절연막(140) 및 반도체층(150) 위에는 제1 층간 절연막(801)이 형성되어 있다. 제1 층간 절연막(801)은 소스 영역(153)과 드레인 영역(155)을 각각 노출하는 제1 및 제2 접촉구(141, 142)를 포함하고 있다. The first interlayer insulating layer 801 is formed on the gate insulating layer 140 and the semiconductor layer 150 on which the gate line 121 and the storage electrode line 131 are formed. The first interlayer insulating layer 801 includes first and second contact holes 141 and 142 exposing the source region 153 and the drain region 155, respectively.
제1 층간 절연막(801) 위의 게이트선(121)과 교차하여 화소 영역을 정의하는 데이터선(171)이 형성되어 있다. 데이터선(171)의 일부분 또는 분지형 부분은 제1 접촉구(141)를 통해 소스 영역(153)과 연결되어 있으며 소스 영역(153)과 연결되어 있는 부분은 박막 트랜지스터의 소스 전극(173d)으로 사용된다. 데이터선(171)의 한쪽 끝 부분은 외부 회로와 연결하기 위해서 데이터선(171) 폭보다 넓게 형성(도시하지 않음)할 수 있으며, 데이터 구동 회로의 출력단에 직접 연결될 수 있다. A data line 171 is formed to intersect the gate line 121 on the first interlayer insulating layer 801 to define a pixel region. A portion or the branched portion of the data line 171 is connected to the source region 153 through the first contact hole 141 and the portion connected to the source region 153 is the source electrode 173d of the thin film transistor. Used. One end of the data line 171 may be formed wider than the width of the data line 171 to be connected to an external circuit (not shown), and may be directly connected to an output terminal of the data driving circuit.
그리고 데이터선(171)과 동일한 층에는 소스 전극(173)과 일정거리 떨어져 형성되어 있으며 제2 접촉구(142)를 통해 드레인 영역(155)과 연결되어 있는 드레인 전극(175)이 형성되어 있다.A drain electrode 175 is formed on the same layer as the data line 171 and is separated from the source electrode 173 and connected to the drain region 155 through the second contact hole 142.
드레인 전극(175) 및 데이터선(171)을 포함하는 제1 층간 절연막(801) 위에 제2 층간 절연막(802)이 형성되어 있다. 제2 층간 절연막(602)은 드레인 전극(175)을 노출하는 제3 접촉구(143)를 가진다. The second interlayer insulating layer 802 is formed on the first interlayer insulating layer 801 including the drain electrode 175 and the data line 171. The second interlayer insulating layer 602 has a third contact hole 143 exposing the drain electrode 175.
제2 층간 절연막(802) 위에는 제3 접촉구(143)를 통해 드레인 전극(175d)과 연결되어 있는 화소 전극(190)이 각각의 화소 영역에 형성되어 있다. The pixel electrode 190 connected to the drain electrode 175d through the third contact hole 143 is formed in each pixel area on the second interlayer insulating layer 802.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.
이처럼, 본 발명에서는 소스 영역 및 드레인 영역의 다결정 규소층은 두껍게 형성되어 있어 박막 트랜지스터의 접촉 저항 및 면 저항을 최소화할 수 있다. 또한 채널 영역의 다결정 규소층은 얇게 이루어져 있고 채널 영역의 표면에 돌기를 제거할 수 있어 박막 트랜지스터의 구동 능력을 향상시킬 수 있다. 따라서 박막 트랜지스터의 특성을 향상시킬 수 있으며, 이를 통하여 표시 장치의 표시 특성을 안정적으로 확보할 수 있다.As described above, in the present invention, the polysilicon layers of the source region and the drain region are formed thick, thereby minimizing the contact resistance and the surface resistance of the thin film transistor. In addition, the polysilicon layer of the channel region is thin and can remove protrusions on the surface of the channel region, thereby improving the driving capability of the thin film transistor. Therefore, the characteristics of the thin film transistor can be improved, and thereby the display characteristics of the display device can be secured.
도 1은 본 발명의 제1 실시예에 따른 유기 발광 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이고,1 is a layout view illustrating a structure of a thin film transistor array panel for an organic light emitting diode display according to a first exemplary embodiment of the present invention.
도 2 및 도 3은 도 1의 박막 트랜지스터 표시판을 II-II' 선 및 III-III' 선을 따라 잘라 도시한 단면도이고,2 and 3 are cross-sectional views of the thin film transistor array panel of FIG. 1 taken along lines II-II 'and III-III',
도 4는 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이고,4 is a layout view illustrating a structure of a thin film transistor array panel for a liquid crystal display according to a second exemplary embodiment of the present invention.
도 5는 도 4의 박막 트랜지스터 표시판을 V-V' 선을 따라 잘라 도시한 단면도이다.FIG. 5 is a cross-sectional view of the thin film transistor array panel of FIG. 4 taken along the line VV ′.
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