KR20050050191A - Method for forming gate of mos transistor - Google Patents
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Abstract
본 발명은 사진 및 식각 공정이 아닌 적층 방식을 통해 기판 상에 미세 패턴의 게이트 전극을 형성할 수 있도록 한다는 것으로, 이를 위하여 본 발명은, 노광 및 현상 과정을 필요로 하는 사진 공정과 식각 공정을 이용하여 기판 상에 게이트 전극을 형성하는 종래 방식과는 달리, 기판 상에 게이트 전극의 선폭을 정의하는 게이트 전극 영역을 갖는 희생막 물질을 형성하고, 다른 희생막 물질의 적층 두께 조절을 통해 게이트 전극의 선폭을 원하는 목표치로 정의하며, 선폭이 정의된 게이트 전극 영역에 게이트 전극 물질을 적층한 후 희생막 물질을 제거하는 방식으로 기판 상에 게이트 전극을 형성함으로써, 모스 트랜지스터용 게이트 전극의 미세화를 실현할 수 있는 것이다.The present invention is to enable the formation of the gate electrode of the fine pattern on the substrate through a lamination method rather than a photo and etching process, the present invention uses a photo process and an etching process that requires an exposure and development process Unlike the conventional method of forming a gate electrode on a substrate, a sacrificial film material having a gate electrode region defining a line width of the gate electrode is formed on the substrate, and the thickness of the gate electrode is controlled by controlling the thickness of another sacrificial film material. The line width is defined as a desired target value, and the gate electrode is formed on the substrate by laminating the gate electrode material in the gate electrode region where the line width is defined, and then removing the sacrificial film material, thereby making it possible to realize miniaturization of the gate electrode for the MOS transistor. It is.
Description
본 발명은 반도체 소자의 제조 기법에 관한 것으로, 더욱 상세하게는 게이트, 소오스 및 드레인 전극을 갖는 모스(MOS) 트랜지스터의 게이트를 제조하는데 적합한 MOS 트랜지스터의 게이트 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing technique of a semiconductor device, and more particularly to a method of forming a gate of a MOS transistor suitable for manufacturing a gate of a MOS transistor having a gate, a source, and a drain electrode.
잘 알려진 바와 같이, MOS 트랜지스터는 기판의 특정 영역에 불순물을 주입하여 형성한 소오스/드레인 전극과 기판 상에 형성한 게이트 전극을 갖는데, 이와 같이 기판 상에 형성되는 게이트 전극은 기판 상에 게이트 산화막과 게이트 전극 물질(폴리 실리콘 등)을 순차 형성하고, 사진 공정(PR 도포, 노광, 현상 등)을 통해 그 위에 임의의 패턴을 갖는 식각 마스크를 형성하며, 식각 마스크를 식각 장벽층으로 하는 식각 공정을 수행하여 원하는 선폭을 갖는 게이트 전극을 정의하는 방식으로 형성된다.As is well known, a MOS transistor has a source / drain electrode formed by injecting impurities into a specific region of the substrate and a gate electrode formed on the substrate. A gate electrode material (polysilicon, etc.) is sequentially formed, an etch mask having an arbitrary pattern is formed thereon through a photo process (PR coating, exposure, development, etc.), and an etching process using the etch mask as an etch barrier layer is performed. And formed to define a gate electrode having a desired line width.
즉, 종래 방식에서는 사진 공정과 식각 공정을 통해 기판 상에 게이트 전극을 형성하는데, 이러한 종래 방식의 경우 노광 공정에서 사용되는 파장 등과 같은 기술적인 한계들로 인해 고집적화에 필수적인 초미세화 등에 한계를 가질 수밖에 없었다.That is, in the conventional method, the gate electrode is formed on the substrate through a photo process and an etching process. In the conventional method, due to technical limitations such as the wavelength used in the exposure process, there is a limit to the ultrafineness necessary for high integration. There was no.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 사진 및 식각 공정이 아닌 적층 방식을 통해 기판 상에 미세 패턴의 게이트 전극을 형성할 수 있는 모스 트랜지스터의 게이트 형성 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention is to solve the above-mentioned problems of the prior art, and provides a gate forming method of a MOS transistor that can form a gate electrode of a fine pattern on the substrate through a lamination method rather than a photo and etching process. There is a purpose.
상기 목적을 달성하기 위하여 본 발명은, 게이트 전극과 소오스 및 드레인 전극을 갖는 모스(MOS) 트랜지스터의 게이트를 형성하는 방법으로서, 기판 상에 박막의 열산화막과 희생막을 순차 형성한 후 상기 희생막의 일부를 선택적으로 제거하여 상기 열산화막의 상부 일부를 노출시키는 게이트 전극 영역을 형성하는 제 1 과정과, 상기 게이트 전극 영역의 측벽에 목표로 하는 두께를 갖는 게이트 선폭 조절용 스페이서를 형성하는 제 2 과정과, 상기 노출된 기판의 상부에 박막의 게이트 절연막을 형성하는 제 3 과정과, 하부에 상기 게이트 절연막이 형성된 상기 게이트 전극 영역에 게이트 전극 물질을 매립시켜 게이트 전극을 형성하는 제 4 과정과, 상기 기판 상에 잔류하는 상기 희생막과 열산화막을 순차 제거하여 상기 게이트 전극을 완성하는 제 5 과정을 포함하는 모스 트랜지스터의 게이트 형성 방법을 제공한다.In order to achieve the above object, the present invention provides a method of forming a gate of a MOS transistor having a gate electrode and a source and drain electrode, wherein a portion of the sacrificial film is formed after a thermal oxide film and a sacrificial film of a thin film are sequentially formed on a substrate. Selectively removing and forming a gate electrode region exposing a portion of an upper portion of the thermal oxide film, a second process of forming a gate line width adjusting spacer having a target thickness on a sidewall of the gate electrode region; A third process of forming a gate insulating film of a thin film on the exposed substrate, a fourth process of forming a gate electrode by embedding a gate electrode material in the gate electrode region in which the gate insulating film is formed, and on the substrate A fifth lesson to complete the gate electrode by sequentially removing the sacrificial film and the thermal oxide film remaining in the Provided is a method of forming a gate of a MOS transistor including a positive electrode.
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.The above and other objects and various advantages of the present invention will become more apparent from the preferred embodiments of the present invention described below with reference to the accompanying drawings by those skilled in the art.
이하 첨부된 도면을 참조하여 본 고안의 바람직한 실시 예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명의 핵심 기술요지는, 노광 및 현상 과정을 필요로 하는 사진 공정과 식각 공정을 이용하여 기판 상에 게이트 전극을 형성하는 전술한 종래 방식과는 달리, 기판 상에 게이트 전극의 선폭을 정의하는 게이트 전극 영역을 갖는 희생막 물질을 형성하고, 다른 희생막 물질의 적층 두께 조절을 통해 게이트 전극의 선폭을 원하는 목표치로 정의하며, 선폭이 정의된 게이트 전극 영역에 게이트 전극 물질을 적층한 후 희생막 물질을 제거하는 방식으로 기판 상에 게이트 전극을 형성한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.A key technical aspect of the present invention is to define a line width of a gate electrode on a substrate, unlike the aforementioned conventional method of forming a gate electrode on a substrate using a photo process and an etching process requiring an exposure and development process. A sacrificial film material having a gate electrode region is formed, and the line width of the gate electrode is defined as a desired target by controlling the stack thickness of another sacrificial film material, and after the gate electrode material is deposited on the gate electrode area where the line width is defined, the sacrificial film is formed. By forming the gate electrode on the substrate in such a way as to remove the material, it is easy to achieve the objectives of the present invention through this technical means.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 1f는 본 발명의 바람직한 실시 예에 따라 모스 트랜지스터의 게이트를 형성하는 주요 과정을 도시한 공정 순서도이다.1A to 1F are process flowcharts illustrating a main process of forming a gate of a MOS transistor according to a preferred embodiment of the present invention.
도 1a를 참조하면, 열 공정을 수행하여 기판(102) 상에 박막의 열산화막(104)을 형성하는데, 이러한 열산화막은, 예를 들면 실리콘 옥사이드인 것으로, 이와 같이 기판(102) 상에 열산화막을 형성하는 것은 후속하는 공정을 통해 그 위에 형성될 희생막(예를 들면, 실리콘 나이트라이드, 옥사이드 계열 등)과의 응력(stress) 차이를 최소화하기 위해서이다.Referring to FIG. 1A, a thermal process is performed to form a thin thermal oxide film 104 on a substrate 102. The thermal oxide film is, for example, silicon oxide, and thus heats on the substrate 102. The formation of the oxide film is for minimizing the stress difference with the sacrificial film (eg, silicon nitride, oxide series, etc.) to be formed thereon through a subsequent process.
그리고, 기판(102)의 상부 전면에 걸쳐 예를 들면 실리콘 나이트라이드, 옥사이드 계열 등의 후막의 희생막(106)을 형성하고, 기판(102)의 상부 전면에 감광막(포토레지스트)을 도포한 후 노광 및 현상 공정을 수행함으로써 희생막(106) 상에 원하는 패턴을 갖는 식각 마스크를 형성하며, 이러한 식각 마스크를 식각 장벽층으로 하는 식각 공정을 수행하여 희생막(106)의 일부를 제거함으로써, 일 예로서 도 1b에 도시된 바와 같이, 열산화막(104)의 상부 일부를 노출시키는 게이트 전극 영역(108)을 형성한다.Then, for example, a sacrificial film 106 of a thick film such as silicon nitride or an oxide based is formed over the entire upper surface of the substrate 102, and then a photoresist film (photoresist) is applied to the entire upper surface of the substrate 102. By performing an exposure and development process, an etch mask having a desired pattern is formed on the sacrificial film 106, and an etching process using the etch mask as an etch barrier layer is performed to remove a portion of the sacrificial film 106. For example, as shown in FIG. 1B, the gate electrode region 108 exposing the upper portion of the thermal oxide film 104 is formed.
이어서, 증착 공정을 수행하여 기판(102) 상부 전면에 걸쳐 게이트 선폭 조절용 희생막(예를 들면, 실리콘 나이트라이드 등)을 증착하고, 에치백 등의 전면 식각 공정을 수행하여, 일 예로서 도 1c에 도시된 바와 같이, 희생막(106)의 상부 및 게이트 전극 영역(108) 내부의 기판(102) 상부가 노출되도록, 게이트 선폭 조절용 희생막의 일부와 게이트 전극 영역(108) 내부에 있는 열산화막(104)을 제거하며, 게이트 전극 영역(108)의 측벽에만 게이트 선폭 조절용 희생막을 잔류시켜 선폭 조절용 스페이서(110)를 형성한다.Subsequently, a deposition process is performed to deposit a sacrificial film (eg, silicon nitride) for controlling the gate line width over the entire upper surface of the substrate 102, and a front surface etching process such as an etch back is performed. As shown in FIG. 6, a portion of the sacrificial layer for adjusting the gate line width and a thermal oxide layer inside the gate electrode region 108 may be exposed to expose the upper portion of the sacrificial layer 106 and the upper portion of the substrate 102 in the gate electrode region 108. 104 is removed, and the line width adjusting spacer 110 is formed by leaving the sacrificial layer for adjusting the gate line width only on the sidewalls of the gate electrode region 108.
여기에서, 기판(102)의 전면에 증착되는 게이트 선폭 조절용 희생막의 두께는 후속하는 공정을 통해 최종적으로 형성될 게이트 전극의 선폭을 고려하여 결정할 수 있다. 그러므로, 본 발명에 따르면, 게이트 전극 영역(108)이 형성된 기판(102) 상에 적층되는 게이트 선폭 조절용 희생막의 두께 조절을 통해 목표로 하는 게이트 전극의 선폭을 용이하게 실현할 수 있다.Here, the thickness of the gate line width adjusting sacrificial film deposited on the entire surface of the substrate 102 may be determined in consideration of the line width of the gate electrode to be finally formed through the following process. Therefore, according to the present invention, the line width of the target gate electrode can be easily realized by controlling the thickness of the sacrificial film for controlling the gate line width stacked on the substrate 102 on which the gate electrode region 108 is formed.
다음에, 열 공정을 수행하여, 일 예로서 도 1d에 도시된 바와 같이, 게이트 전극 영역 내부의 노출된 기판(102) 상에 박막의 열산화막(112)(즉, 실리콘 옥사이드 등)을 형성하는데, 이러한 열산화막(112)은 게이트 절연막으로서 기능한다.Next, a thermal process is performed to form a thin thermal oxide film 112 (ie, silicon oxide, etc.) on the exposed substrate 102 inside the gate electrode region as an example, as shown in FIG. 1D. The thermal oxide film 112 functions as a gate insulating film.
다시, 증착 공정을 수행하여 기판(102)의 상부 전면에 걸쳐 게이트 전극 영역(108)을 완전히 매립한 정도의 후막의 게이트 전극 물질, 예를 들면 폴리 실리콘, 실리콘 게르마늄, 코발트, 텅스턴, 티타늄, 니켈 등의 금속 물질 중의 하나를 증착하고, 다시 CMP 등을 통한 평탄화 공정을 통해 희생막(106)의 상부가 노출될 때까지 게이트 전극 물질의 제거하여 게이트 전극 영역에만 게이트 전극 물질을 잔류시키다. 이후, 게이트 전극 물질을 일정 깊이만큼 제거하기 위한 식각 공정을 수행함으로써, 일 예로서 도 1e에 도시된 바와 같이, 게이트 전극 영역에 매립된 게이트 전극 물질의 상부 일부를 제거한다. 도 1e에 있어서, 미설명번호 116은, 예를 들어 CMP로 전면 식각을 할 때의 CMP 종료 라인을 의미한다.Again, a thick film gate electrode material, such as polysilicon, silicon germanium, cobalt, tungsten, titanium, is deposited to perform a deposition process to completely fill the gate electrode region 108 over the upper front surface of the substrate 102. One of a metal material such as nickel is deposited, and the gate electrode material is removed to leave only the gate electrode material until the top of the sacrificial layer 106 is exposed through a planarization process through CMP or the like. Thereafter, by performing an etching process for removing the gate electrode material by a predetermined depth, as shown in FIG. 1E, for example, an upper portion of the gate electrode material embedded in the gate electrode region is removed. In FIG. 1E, reference numeral 116 denotes a CMP end line when the entire surface is etched using, for example, CMP.
여기에서, 본 발명은 필요 또는 용도에 따라 습식 식각 또는 건식 식각을 통해 게이트 전극 영역에 매립된 게이트 전극 물질의 상부 일부를 제거하지 않고 그대로 사용할 수도 있음은 물론이다.Here, the present invention may be used as it is without removing the upper portion of the gate electrode material buried in the gate electrode region through wet etching or dry etching, depending on the need or use.
마지막으로, 습식 식각 또는 건식 식각을 수행하여 선폭 조절용 스페이서(110), 희생막(106) 및 열산화막(104)을 완전히 제거하여 게이트 전극 물질이 형성되지 않은 기판(102)의 상부를 노출시킴으로써, 일 예로서 도 1f에 도시된 바와 같이, 기판(102) 상에 목표로 하는 선폭을 갖는 게이트 전극(114)을 완성한다. 이후, 이온 주입 공정 등을 통해 소오스와 드레인 등을 기판(102) 내에 형성함으로써, 모스 트랜지스터를 완성하게 될 것이나 이러한 부분들은 본 발명과 직접적인 관련성을 갖지 않기 때문에 여기에서의 설명은 생략한다.Finally, by performing wet etching or dry etching, the spacer 110, the sacrificial layer 106, and the thermal oxide layer 104 may be completely removed to expose the upper portion of the substrate 102 on which the gate electrode material is not formed. As an example, as shown in FIG. 1F, a gate electrode 114 having a target line width is completed on the substrate 102. Subsequently, by forming the source and the drain in the substrate 102 through an ion implantation process or the like, the MOS transistor will be completed. However, since the portions are not directly related to the present invention, description thereof will be omitted.
이상 설명한 바와 같이 본 발명에 따르면, 노광 및 현상 과정을 필요로 하는 사진 공정과 식각 공정을 이용하여 기판 상에 게이트 전극을 형성하는 전술한 종래 방식과는 달리, 기판 상에 게이트 전극의 선폭을 정의하는 게이트 전극 영역을 갖는 희생막 물질을 형성하고, 다른 희생막 물질의 적층 두께 조절을 통해 게이트 전극의 선폭을 원하는 목표치로 정의하며, 선폭이 정의된 게이트 전극 영역에 게이트 전극 물질을 적층한 후 희생막 물질을 제거하는 방식으로 기판 상에 게이트 전극을 형성함으로써, 모스 트랜지스터용 게이트 전극의 미세화를 실현할 수 있으며, 이를 통해 반도체 소자의 고집적화를 실현할 수 있다.As described above, according to the present invention, the line width of the gate electrode is defined on the substrate, unlike the aforementioned conventional method of forming the gate electrode on the substrate using a photo process and an etching process requiring an exposure and development process. Forming a sacrificial film material having a gate electrode region, and defining a line width of the gate electrode as a desired target by adjusting the stack thickness of another sacrificial film material, and laminating the gate electrode material in the gate electrode region where the line width is defined. By forming the gate electrode on the substrate in such a manner as to remove the film material, it is possible to realize miniaturization of the gate electrode for the MOS transistor, thereby realizing high integration of the semiconductor device.
도 1a 내지 1f는 본 발명의 바람직한 실시 예에 따라 모스 트랜지스터의 게이트를 형성하는 주요 과정을 도시한 공정 순서도.1A to 1F are process flowcharts showing the main process of forming a gate of a MOS transistor according to a preferred embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
102 : 기판 104 : 열산화막102 substrate 104 thermal oxide film
106 : 희생막 108 : 게이트 전극 영역106: sacrificial film 108: gate electrode region
110 : 선폭 조절용 스페이서 112 : 게이트 절연막110: line width control spacer 112: gate insulating film
114 : 게이트 전극114: gate electrode
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| KR1020030083876A KR20050050191A (en) | 2003-11-25 | 2003-11-25 | Method for forming gate of mos transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050050191A true KR20050050191A (en) | 2005-05-31 |
Family
ID=38665700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030083876A KR20050050191A (en) | 2003-11-25 | 2003-11-25 | Method for forming gate of mos transistor |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101271309B1 (en) * | 2005-03-15 | 2013-06-04 | 매그나칩 반도체 유한회사 | Method for manufacturing a semiconductor device |
-
2003
- 2003-11-25 KR KR1020030083876A patent/KR20050050191A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101271309B1 (en) * | 2005-03-15 | 2013-06-04 | 매그나칩 반도체 유한회사 | Method for manufacturing a semiconductor device |
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