KR20050048430A - Double wire bonding structure of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 장치의 이중 와이어 본딩 구조에 관한 것으로서, 반도체 다이의 파인 패드 피치(fine pad pitch)에 적절하게 대응할 수 있고, 섭스트레이트(substrate)의 패턴 디자인(pattern design)의 제약을 해소할 수 있으며, 생산성(UPH)을 향상시킬 수 있도록, 표면에 다수의 도전성 배선 패턴이 형성된 섭스트레이트와, 상기 섭스트레이트의 표면에 접착제로 접착되며, 상면에는 다수의 본드패드가 형성된 반도체 다이와, 상기 반도체 다이의 본드패드에 일단이 볼 본딩되어 제1볼 본딩 영역을 형성하고, 타단은 상기 섭스트레이트의 도전성 배선 패턴에 스티치 본딩되어 제1스티치 본딩 영역을 형성하는 적어도 하나 이상의 제1도전성 와이어와, 상기 제1도전성 와이어의 제1볼 본딩 영역 위에 일단이 다시 볼 본딩되어 제2볼 본딩 영역을 형성하고, 타단은 상기 섭스트레이트의 다른 도전성 배선 패턴에 스티치 본딩되어 제2스티치 본딩 영역을 형성하는 적어도 하나 이상의 제2도전성 와이어로 이루어진 것을 특징으로 함.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a double wire bonding structure of a semiconductor device, which can appropriately cope with fine pad pitch of a semiconductor die, and can solve the constraint of the pattern design of the substrate. A semiconductor die having a plurality of conductive wiring patterns formed on a surface thereof, an adhesive bonded to a surface of the substrate, and a plurality of bond pads formed on an upper surface thereof to improve productivity (UPH); At least one first conductive wire having one end bonded to a bond pad of the first pad bonding region, and the other end stitch-bonded to the conductive wiring pattern of the substrate to form a first stitch bonding region; One end is ball-bonded again on the first ball bonding area of the one conductive wire to form a second ball bonding area, and the other end is And at least one second conductive wire stitch-bonded to another conductive wiring pattern of the substrate to form a second stitch bonding region.
Description
본 발명은 반도체 장치의 이중 와이어 본딩 구조에 관한 것으로서, 보다 상세하게 설명하면 반도체 다이의 파인 패드 피치(fine pad pitch)에 적절하게 대응할 수 있고, 섭스트레이트(substrate)의 패턴 디자인(pattern design) 제약도 해소할 수 있으며, 생산성(UPH)을 향상시킬 수 있는 반도체 장치의 이중 와이어 본딩 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a double wire bonding structure of a semiconductor device. More specifically, the present invention can appropriately correspond to a fine pad pitch of a semiconductor die, and restricts a pattern design of a substrate. The present invention also relates to a double wire bonding structure of a semiconductor device capable of eliminating and improving productivity (UPH).
도 1을 참조하면, 종래 반도체 장치의 이중 와이어 본딩 구조에 대한 단면도가 도시되어 있다.1, a cross-sectional view of a double wire bonding structure of a conventional semiconductor device is shown.
도시된 바와 같이 종래에는 다수의 도전성 배선 패턴(12')이 형성된 섭스트레이트(10') 위에 접착제(30')로 반도체 다이(20')가 접착된 후, 상기 반도체 다이(20')의 본드패드(22')와 섭스트레이트(10')의 도전성 배선 패턴(12')이 제1,2도전성 와이어(40',50')로 상호 본딩된다. 이때, 상기 본드패드(22')가 예를 들면 그라운드용일 경우에는, 반도체 장치의 전기적 성능을 향상시키기 위해 다수의 도전성 배선 패턴(12')에 복수로 본딩된다. 즉, 하나의 본드패드(22')에 복수개의 도전성 와이어(40',50')가 이중으로 본딩된다. 이는 섭스트레이트(10')의 도전성 배선 패턴(12')에 유기되는 상호 인덕턴스 및 자체 인덕턴스를 줄이기 위해 많은 수의 도전성 배선 패턴(12')을 그라운드시키기 위함이다.As shown in the related art, after the semiconductor die 20 'is bonded to the substrate 10' on which the plurality of conductive wiring patterns 12 'are formed, the adhesive die 30' is bonded to the semiconductor die 20 '. The pad 22 'and the conductive wiring pattern 12' of the substrate 10 'are bonded to each other with the first and second conductive wires 40' and 50 '. At this time, when the bond pads 22 'are used for ground, for example, a plurality of bonding pads 12' are bonded to the plurality of conductive wiring patterns 12 'in order to improve electrical performance of the semiconductor device. In other words, a plurality of conductive wires 40 'and 50' are bonded to one bond pad 22 '. This is to ground a large number of conductive wiring patterns 12 'in order to reduce mutual inductance and self inductance induced in the conductive wiring pattern 12' of the substrate 10 '.
여기서, 종래의 이중 와이어 본딩 방법은 먼저 반도체 다이(20')의 본드패드(22')에 캐필러리로 도전성 볼(60')을 융착시킨다. 이어서, 상기 캐필러리로 제1도전성 와이어(40')의 일단을 섭스트레이트(10')의 도전성 배선 패턴(12')에 볼 본딩하고, 이어서 타단을 상기 본드패드(22')의 도전성 볼(60')에 스티치 본딩한다. 또한, 상기 캐필러리로 제2도전성 와이어(50')의 일단을 섭스트레이트(10')의 다른 도전성 배선 패턴에 다시 볼 본딩하고, 이어서 타단을 상기 스티치 본딩된 영역에 다시 스티치 본딩함으로써, 이중 와이어 본딩 방법이 완료된다.Here, in the conventional double wire bonding method, the conductive balls 60 'are fused by capillaries to the bond pads 22' of the semiconductor die 20 '. Subsequently, one end of the first conductive wire 40 'is ball bonded to the conductive wiring pattern 12' of the substrate 10 'with the capillary, and then the other end of the conductive ball of the bond pad 22' is formed. 60 'to stitch bonding. In addition, the capillary again ball-bonds one end of the second conductive wire 50 'to another conductive wiring pattern of the substrate 10', and then stitch-bonds the other end to the stitch-bonded region, thereby providing a double wire. The bonding method is completed.
그러나, 이러한 종래의 이중 와이어 본딩 구조는 반도체 다이의 본드패드가 파인 피치일 경우, 하나의 본드패드에 세번에 걸쳐 본딩이 수행됨으로써, 인접한 다른 본드패드에까지 본딩 영역이 형성되어 쇼트(short)되거나, 본드패드가 파손되는 경우가 빈번하게 발생하는 문제가 있다.However, in the conventional double wire bonding structure, when the bond pad of the semiconductor die has a fine pitch, bonding is performed three times on one bond pad, whereby a bonding region is formed to another adjacent bond pad and shorted. There is a problem that the bond pad is frequently broken.
또한, 이러한 문제를 해결하기 위해 섭스트레이트의 패턴 디자인 자체를 변경하는 경우도 있는데, 이때에는 다른 시그널용 도전성 배선 패턴의 디자인에 많은 제약이 따르는 문제가 있다. 즉, 본드패드와 도전성 와이어는 한번만 본딩되고, 도전성 배선 패턴끼리 다시 도전성 와이어로 본딩되도록 함으로써, 다른 시그널용 리드의 본딩이 어려워질 뿐만 아니라, 그 디자인에도 제약이 따른다.In addition, in order to solve such a problem, there is a case where the pattern design itself of the substrate is changed. In this case, there is a problem that a lot of restrictions are placed on the design of another conductive wiring pattern for signals. That is, the bond pad and the conductive wire are bonded only once, and the conductive wiring patterns are bonded to the conductive wire again, which makes it difficult to bond other signal leads, and the design thereof is also limited.
더불어, 종래의 와이어 본딩 구조는 하나의 본드패드에 세번에 걸쳐 와이어 본딩이 수행될 뿐만 아니라, 그 본드패드에 기술적으로 어려운 스티치 본딩이 이용됨으로써, 전체적인 와이어 본딩 시간이 길어지는 문제가 있다. 즉, 시간당 와이어 본딩 유닛의 개수가 현저히 적어 생산성이 극히 떨어진다.In addition, in the conventional wire bonding structure, not only wire bonding is performed three times on one bond pad, but also technically difficult stitch bonding is used on the bond pad, thereby increasing the overall wire bonding time. In other words, the number of wire bonding units per hour is remarkably small, resulting in extremely low productivity.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 반도체 다이의 파인 패드 피치에 적절하게 대응할 수 있고, 섭스트레이트의 패턴 디자인 제약도 해소할 수 있으며, 생산성을 향상시킬 수 있는 반도체 장치의 이중 와이어 본딩 구조를 제공하는데 있다. SUMMARY OF THE INVENTION The present invention is to overcome the above-mentioned conventional problems, and an object of the present invention is to appropriately correspond to the fine pad pitch of a semiconductor die, to eliminate the constraints of the pattern design of the substrate, and to improve productivity. A double wire bonding structure of a semiconductor device is provided.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 장치의 이중 와이어 본딩 구조는 표면에 다수의 도전성 배선 패턴이 형성된 섭스트레이트와, 상기 섭스트레이트의 표면에 접착제로 접착되며, 상면에는 다수의 본드패드가 형성된 반도체 다이와, 상기 반도체 다이의 본드패드에 일단이 볼 본딩되어 제1볼 본딩 영역을 형성하고, 타단은 상기 섭스트레이트의 도전성 배선 패턴에 스티치 본딩되어 제1스티치 본딩 영역을 형성하는 적어도 하나 이상의 제1도전성 와이어와, 상기 제1도전성 와이어의 제1볼 본딩 영역 위에 일단이 다시 볼 본딩되어 제2볼 본딩 영역을 형성하고, 타단은 상기 섭스트레이트의 다른 도전성 배선 패턴에 스티치 본딩되어 제2스티치 본딩 영역을 형성하는 적어도 하나 이상의 제2도전성 와이어로 이루어진 것을 특징으로 한다.In order to achieve the above object, a double wire bonding structure of a semiconductor device according to the present invention is provided with a substrate having a plurality of conductive wiring patterns formed thereon, adhesively bonded to a surface of the substrate, and a plurality of bond pads formed thereon. At least one first ball-bonding region formed on the semiconductor die and the bond pad of the semiconductor die to form a first ball bonding region, and the other end is stitch-bonded to the conductive wiring pattern of the substrate to form the first stitch bonding region. One conductive wire and one end is ball-bonded again on the first ball bonding area of the first conductive wire to form a second ball bonding area, and the other end is stitch-bonded to another conductive wiring pattern of the substrate to bond the second stitch. At least one second conductive wire forming a region.
여기서, 상기 제1도전성 와이어는 상기 반도체 다이의 본드패드에 볼 본딩된 후, 상부로 일정 길이 연장되어 제1만곡부가 형성되고, 상기 제1만곡부로부터 하부로 일정 길이의 제2만곡부가 형성되며, 상기 제2만곡부로부터 상기 도전성 배선 패턴까지 제3만곡부가 형성되어, 상기 도전성 배선 패턴에 스티치 본딩될 수 있다.Here, the first conductive wire is ball-bonded to the bond pad of the semiconductor die, and then extends a predetermined length upward to form a first curved portion, and a second curved portion of a predetermined length is formed from the first curved portion to a lower portion. A third curved portion may be formed from the second curved portion to the conductive wiring pattern to be stitch bonded to the conductive wiring pattern.
또한, 상기 제2도전성 와이어는 상기 제1도전성 와이어의 제1볼 본딩 영역에 볼 본딩된 후, 상부로 일정 길이 연장되어 제1만곡부가 형성되고, 상기 제1만곡부로부터 하부로 일정 길이의 제2만곡부가 형성되며, 상기 제2만곡부로부터 다른 도전성 배선 패턴까지 제3만곡부가 형성되어, 상기 도전성 배선 패턴에 스티치 본딩될 수 있다.In addition, the second conductive wire is ball-bonded to the first ball bonding region of the first conductive wire, and then extends a predetermined length upward to form a first curved portion, and a second length having a predetermined length downward from the first curved portion. A curved portion may be formed, and a third curved portion may be formed from the second curved portion to another conductive wiring pattern to be stitch bonded to the conductive wiring pattern.
상기와 같이 하여 본 발명에 의한 반도체 장치용 이중 와이어 본딩 구조에 의하면, 하나의 본드패드에 두번 볼 본딩함으로써, 인접한 다른 본드패드에까지 본딩 영역이 형성될 확률이 작아져, 파인 피치를 갖는 본드패드에 용이하게 적용할 수 있게 된다.According to the double wire bonding structure for semiconductor devices according to the present invention as described above, by bonding the ball twice to one bond pad, the probability that the bonding region is formed even to the other adjacent bond pads becomes small, and thus to the bond pad having the fine pitch. It can be applied easily.
또한, 본 발명은 하나의 본드패드와 두개의 다른 도전성 배선 패턴을 동시에 연결할 수 있음으로써, 섭스트레이트에 중개용 배선 패턴을 더 형성할 필요가 없고 따라서, 섭스트레이트의 패턴 디자인이 용이해진다.In addition, the present invention can connect one bond pad and two different conductive wiring patterns at the same time, thereby eliminating the need for further forming an intermediate wiring pattern on the substrate, thus facilitating the design of the substrate.
더불어, 본 발명은 하나의 본드패드에 연속적으로 두번 볼 본딩하는 것이 가능하여, 전체적인 와이어 본딩 시간이 짧아지고, 따라서, 시간당 와이어 본딩 유닛의 개수를 현저히 증가시킬 수 있게 된다.In addition, the present invention makes it possible to ball-bond two times in succession to one bond pad, so that the overall wire bonding time is shortened, thereby significantly increasing the number of wire bonding units per hour.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art may easily implement the present invention.
도 2a를 참조하면, 본 발명에 따른 반도체 장치의 이중 와이어 본딩 구조에 대한 확대 사시도가 도시되어 있고, 도 2b를 참조하면, 그 평면도가 도시되어 있으며, 도 2c를 참조하면, 그 단면도가 도시되어 있다.2A, an enlarged perspective view of a double wire bonding structure of a semiconductor device according to the present invention is shown. Referring to FIG. 2B, a plan view thereof is shown. Referring to FIG. 2C, a cross-sectional view thereof is shown. have.
도시된 바와 같이 본 발명에 의한 반도체 장치의 이중 와이어 본딩 구조는 다수의 도전성 배선 패턴(12)이 형성된 섭스트레이트(10)와, 상기 섭스트레이트(10) 위에 접착제(30)로 접착된 반도체 다이(20)와, 상기 반도체 다이(20)와 상기 도전성 배선 패턴(12)을 상호 연결하는 적어도 하나 이상의 제1도전성 와이어(40) 및 제2도전성 와이어(50)로 이루어져 있다.As shown, the double wire bonding structure of the semiconductor device according to the present invention includes a substrate 10 having a plurality of conductive wiring patterns 12 formed thereon, and a semiconductor die adhered with an adhesive 30 on the substrate 10. 20 and at least one first conductive wire 40 and second conductive wire 50 interconnecting the semiconductor die 20 and the conductive wiring pattern 12.
먼저 상기 섭스트레이트(10)는 표면에 다수의 도전성 배선 패턴(12)이 형성되어 있다. 이러한 섭스트레이트(10)는 경성 인쇄회로기판, 연성 써킷 필름(circuit film), 연성 써킷 테이프(circuit tape), 리드프레임(lead frame) 또는 이의 등가물이 가능하며, 여기서 그 재질 및 종류를 한정하는 것은 아니다.First, the substrate 10 has a plurality of conductive wiring patterns 12 formed on its surface. The substrate 10 may be a rigid printed circuit board, a flexible circuit film, a flexible circuit tape, a lead frame, or an equivalent thereof, and the material and type thereof may be limited. no.
상기 반도체 다이(20)는 저면에 접착제(30)가 개재되어 상기 섭스트레이트(10) 위에 접착되어 있으며, 또한 상면에는 다수의 본드패드(22)가 형성되어 있다. 이러한 본드패드(22)는 시그널(signal), 파워(power) 또는 그라운드(ground) 본드패드(22)일 수 있다.The semiconductor die 20 is bonded to the substrate 10 with an adhesive 30 interposed on a bottom surface thereof, and a plurality of bond pads 22 are formed on the upper surface thereof. This bond pad 22 may be a signal, power or ground bond pad 22.
상기 제1도전성 와이어(40)는 상기 반도체 다이(20)의 본드패드(22)에 일단이 볼 본딩되어 제1볼 본딩 영역(44)을 형성하고, 타단은 상기 섭스트레이트(10)의 도전성 배선 패턴(12)에 스티치 본딩되어 제1스티치 본딩 영역(45)을 형성한다. 또한, 상기 제1도전성 와이어(40)는 상기 제1볼 본딩 영역(44)으로부터 수평으로 일정 길이 연장되어 제1만곡부(41)가 형성되어 있다. 더불어, 상기 제1도전성 와이어(40)는 상기 제1만곡부(41)로부터 하부로 일정 길이 연장된 제2만곡부(42)가 형성되어 있다. 또한, 상기 제2만곡부(42)로부터 상기 제1스티치 본딩 영역(45)까지는 제3만곡부(43)가 형성되어 있다. 여기서, 상기 제1도전성 와이어(40)의 제1만곡부(41)는 그 길이가 1~10㎛ 정도이며, 상기 제2만곡부(42)의 길이는 25~100㎛ 정도이고, 또한 상기 제3만곡부(43)의 길이는 1~3mm 정도이다. 상기와 같이 제1도전성 와이어(40)의 제1만곡부(41) 길이 또는 높이가 작기 때문에, 전체적인 와이어 루프 하이트(wire loop hight)가 작아지며, 따라서, 상기 제1도전성 와이어(40)의 제1만곡부(41) 위에 제2도전성 와이어(50)가 용이하게 볼 본딩될 수 있다.One end of the first conductive wire 40 is ball-bonded to the bond pad 22 of the semiconductor die 20 to form a first ball bonding region 44, and the other end of the conductive wire of the substrate 10. Stitch bonding is performed on the pattern 12 to form the first stitch bonding region 45. In addition, the first conductive wire 40 extends a predetermined length horizontally from the first ball bonding region 44 to form a first curved portion 41. In addition, the first conductive wire 40 is formed with a second curved portion 42 extending a predetermined length downward from the first curved portion 41. In addition, a third curved portion 43 is formed from the second curved portion 42 to the first stitch bonding region 45. Here, the length of the first curved portion 41 of the first conductive wire 40 is about 1 ~ 10㎛, the length of the second curved portion 42 is about 25 ~ 100㎛, and the third curved portion The length of 43 is about 1-3 mm. Since the length or height of the first curved portion 41 of the first conductive wire 40 is small as described above, the overall wire loop height is reduced, and thus, the first of the first conductive wire 40 is reduced. The second conductive wire 50 may be easily ball bonded on the curved portion 41.
상기 제2도전성 와이어(50)는 일단이 상기 제1도전성 와이어(40)의 제1볼 본딩 영역(44)에 볼 본딩되어 제2볼 본딩 영역(54)을 형성하고, 또한 타단은 상기 섭스트레이트(10)의 다른 도전성 배선 패턴(12)에 스티치 본딩되어 제2스티치 본딩 영역(55)을 형성한다. 또한, 상기 제2도전성 와이어(50)는 상기 제1도전성 와이어(40)의 제1볼 본딩 영역(44)에 볼 본딩된 후, 상부로 일정 길이 연장되어 제1만곡부(51)가 형성되어 있다. 또한, 상기 제2도전성 와이어(50)는 상기 제1만곡부(51)로부터 하부로 일정 길이 연장되어 제2만곡부(52)가 형성되며, 상기 제2만곡부(52)로부터 다른 도전성 배선 패턴(12)에 형성된 제2스티치 본딩 영역(55)까지 제3만곡부(53)가 형성되어 있다. 여기서도, 상기 제2도전성 와이어(50)의 제1만곡부(51) 높이는 1~10㎛ 정도이며, 상기 제2만곡부(52)의 길이는 25~100㎛ 정도이고, 또한 상기 제3만곡부(53)의 길이는 1~3mm 정도로서, 그 와이어 루프 하이트가 작게 형성되어 있다.One end of the second conductive wire 50 is ball bonded to the first ball bonding region 44 of the first conductive wire 40 to form a second ball bonding region 54, and the other end thereof is the substrate. Stitch bonding is performed on the other conductive wiring pattern 12 of (10) to form the second stitch bonding region 55. In addition, the second conductive wire 50 is ball-bonded to the first ball bonding region 44 of the first conductive wire 40, and then extends a predetermined length upward to form a first curved portion 51. . In addition, the second conductive wire 50 extends downward from the first curved portion 51 by a predetermined length to form a second curved portion 52, and another conductive wiring pattern 12 is formed from the second curved portion 52. The third curved portion 53 is formed to the second stitch bonding region 55 formed in the second stitch bonding region 55. Here, the height of the first curved portion 51 of the second conductive wire 50 is about 1 to 10 µm, the length of the second curved portion 52 is about 25 to 100 µm, and the third curved portion 53 is also present. The length of is about 1-3 mm, The wire loop height is formed small.
한편, 도 3을 참조하면, 본 발명에 의한 이중 와이어 본딩 구조를 위한 캐필러리의 궤적이 도시되어 있다. 여기서, 상기 캐필러리는 와이어 본더에 장착된 것으로서, 이는 도전성 와이어의 일단을 볼 본딩한 후, 나머지 도전성 와이어를 일정 거리 끌고 다른 위치로 이동하여 스티치 본딩하는 역할을 한다.Meanwhile, referring to FIG. 3, the trajectory of the capillary for the double wire bonding structure according to the present invention is shown. Here, the capillary is mounted to the wire bonder, which ball-bonds one end of the conductive wire, and then drags the remaining conductive wire a certain distance and moves to another position to stitch bond.
도면중 1은 볼 본딩이 시작되어 상부로 수직 이동하는 궤적이고, 2는 상부에서 하부로 일정 각도 하강하는 궤적이며, 3은 다시 상부로 수직 상승하는 궤적이고, 4는 다시 일정 각도 하강하는 궤적이며, 5는 상부로 일정 각도를 가지며 상승하는 궤적이고, 6은 수직 상승하는 궤적이다. 또한 7은 일정시간 수평한 동시에 하부로 만곡하여 이동하는 궤적이고, 8은 도전성 배선 패턴에까지 와이어를 만곡 형태로 끌고 가는 궤적이다. 이러한 캐필러리의 궤적에 의해 본 발명에 개시된 제1,2도전성 와이어는 제1만곡부(41,51), 제2만곡부(42,52) 및 제3만곡부(43,53)가 형성되며, 전체적인 루프 하이트가 낮게 된다.In the figure, 1 is a trajectory in which ball bonding starts and moves vertically upward, 2 is a trajectory descending at an angle from top to bottom, 3 is a trajectory rising vertically upward, and 4 is a trajectory descending again by an angle. , 5 is a rising trajectory with an angle upward, 6 is a vertical rising trajectory. In addition, 7 is a trajectory that is curved horizontally and moves downward for a predetermined time, and 8 is a trajectory that pulls the wire in a curved form to the conductive wiring pattern. Due to the trajectory of the capillary, the first and second conductive wires disclosed in the present invention are formed with the first curved portions 41 and 51, the second curved portions 42 and 52, and the third curved portions 43 and 53. The height is low.
상술한 바와 같이, 본 발명에 따른 반도체 장치의 이중 와이어 본딩 구조는 하나의 본드패드에 두번 볼 본딩함으로써, 인접한 다른 본드패드에까지 본딩 영역이 형성될 확률이 작아져, 파인 피치를 갖는 본드패드에 용이하게 적용할 수 있는 효과가 있다.As described above, in the double wire bonding structure of the semiconductor device according to the present invention, by ball bonding twice to one bond pad, the probability of forming a bonding region to another adjacent bond pad is reduced, which is easy for a bond pad having a fine pitch. There is an effect that can be applied.
또한, 본 발명은 하나의 본드패드와 두개의 다른 도전성 배선 패턴을 동시에 연결할 수 있음으로써, 섭스트레이트에 중개용 배선 패턴을 더 형성할 필요가 없고 따라서, 섭스트레이트의 패턴 디자인이 용이해지는 효과가 있다.In addition, since the present invention can simultaneously connect one bond pad and two different conductive wiring patterns, there is no need to further form an intermediate wiring pattern on the substrate, thus making it easier to design the substrate of the substrate. .
더불어, 본 발명은 하나의 본드패드에 연속적으로 두번 볼 본딩하는 것이 가능하여, 전체적인 와이어 본딩 시간이 짧아지고, 따라서, 시간당 와이어 본딩 유닛의 개수를 현저히 증가시킬 수 있는 효과가 있다.In addition, the present invention enables ball bonding twice in succession to one bond pad, so that the overall wire bonding time is shortened, and thus, the number of wire bonding units per hour can be significantly increased.
이상에서 설명한 것은 본 발명에 따른 반도체 장치의 이중 와이어 본딩 구조를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is only one embodiment for implementing the double wire bonding structure of the semiconductor device according to the present invention, and the present invention is not limited to the above-described embodiment, as claimed in the following claims. Without departing from the gist of the invention, anyone of ordinary skill in the art to which the present invention will have the technical spirit of the present invention to the extent that various modifications can be made.
도 1은 종래 반도체 장치의 이중 와이어 본딩 구조를 도시한 단면도이다.1 is a cross-sectional view illustrating a double wire bonding structure of a conventional semiconductor device.
도 2a는 본 발명에 따른 반도체 장치의 이중 와이어 본딩 구조를 도시한 확대 사시도이고, 도 2b는 그 평면도이며, 도 2c는 단면도이다.Fig. 2A is an enlarged perspective view showing the double wire bonding structure of the semiconductor device according to the present invention, Fig. 2B is a plan view thereof, and Fig. 2C is a sectional view.
도 3은 본 발명에 의한 이중 와이어 본딩 구조를 위한 캐필러리의 궤적을 도시한 설명도이다.3 is an explanatory view showing the trajectory of the capillary for the double wire bonding structure according to the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
10; 섭스트레이트 12; 도전성 배선 패턴10; Suprate 12; Conductive wiring pattern
20; 반도체 다이 22; 본드패드20; Semiconductor die 22; Bond pad
30; 접착제 40; 제1도전성 와이어30; Adhesive 40; First conductive wire
41; 제1만곡부 42; 제2만곡부41; First curved portion 42; 2nd bend
43; 제3만곡부 44; 제1볼 본딩 영역43; Third curved portion 44; First ball bonding area
45; 제2스티치 본딩 영역 50; 제2도전성 와이어45; Second stitch bonding region 50; Second conductive wire
51; 제1만곡부 52; 제2만곡부51; First curved portion 52; 2nd bend
53; 제3만곡부 54; 제2볼 본딩 영역53; Third curved portion 54; Second Ball Bonding Area
55; 제2스티치 본딩 영역55; Second stitch bonding area
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