KR20050048317A

KR20050048317A - Liquid crystal display

Info

Publication number: KR20050048317A
Application number: KR1020030082221A
Authority: KR
Inventors: 이백운
Original assignee: 삼성전자주식회사
Priority date: 2003-11-19
Filing date: 2003-11-19
Publication date: 2005-05-24
Also published as: KR100973814B1

Abstract

게이트 신호를 전달하는 복수의 게이트선, 데이터 신호를 전달하는 복수의 데이터선, 게이트선과 데이터선이 교차하는 위치에 존재하는 스위칭 소자, 스위칭 소자를 각각 가지고 있으며, 인접한 두 게이트선과 인접한 두 데이터선으로 정의되는 영역에 위치하고 있는 복수의 부화소를 포함하며, 부화소 중 적어도 하나는 동일 행의 다른 부화소와는 다른 게이트선 또는 다른 쪽 데이터선에 연결되어 있으며, 동일한 색의 부화소들은 스위칭 소자의 위치에 따라 그룹별로 서로 대칭이며, 스위칭 소자의 게이트 전극과 드레인 전극이 중첩되는 부분의 장변이 대칭축과 평행한 액정 표시 장치.A plurality of gate lines for transmitting a gate signal, a plurality of data lines for transmitting a data signal, a switching element existing at a position where the gate line and the data line intersect, and a switching element, respectively; and two data lines adjacent to two adjacent gate lines A plurality of subpixels positioned in a defined region, wherein at least one of the subpixels is connected to a different gate line or a different data line than other subpixels in the same row, and the subpixels of the same color A liquid crystal display device which is symmetrical with each other according to a position and has a long side of the portion where the gate electrode and the drain electrode of the switching element overlap with the axis of symmetry.

Description

Liquid crystal display {LIQUID CRYSTAL DISPLAY}

본 발명은 액정 표시 장치에 관한 것으로서, 특히 반전 구동 액정 표시 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to an inversion driving liquid crystal display device.

일반적인 액정 표시 장치는 두 표시판과 그 사이에 들어 있는 유전율 이방성(dielectric anisotropy)을 갖는 액정층을 포함한다. 액정층에 전기장을 인가하고, 이 전기장의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다. 이러한 액정 표시 장치는 휴대가 간편한 평판 표시 장치(flat panel display, FPD) 중에서 대표적인 것으로서, 이 중에서도 박막 트랜지스터(thin film transistor, TFT)를 스위칭 소자로 이용한 TFT-LCD가 주로 이용되고 있다.A general liquid crystal display device includes two display panels and a liquid crystal layer having dielectric anisotropy interposed therebetween. An electric field is applied to the liquid crystal layer, and the intensity of the electric field is adjusted to adjust the transmittance of light passing through the liquid crystal layer to obtain a desired image. Such liquid crystal displays are typical among portable flat panel displays (FPDs) that are easy to carry. Among them, TFT-LCDs using thin film transistors (TFTs) as switching elements are mainly used.

액정 표시 장치의 투과 효율을 증대시키기 위한 방안으로 RGB 부화소 (subpixel) 이외에 W 부화소를 더 포함하는 RGBW 화소 구조(이하에서는 4색 화소 구조라 한다)가 제안되었다(출원 번호 제10-2002-0054925호 참조).In order to increase the transmission efficiency of the liquid crystal display, an RGBW pixel structure (hereinafter referred to as a four-color pixel structure) including W subpixels in addition to RGB subpixels has been proposed (application number 10-2002-0054925). Reference).

이러한 4색 화소 구조에서는 부화소의 수가 짝수이므로 행 방향으로 짝수 개 단위로 같은 색상의 부화소가 나타난다. 그러므로 매 열마다 데이터 전압의 극성을 바꾸는 종래의 N×1 반전 데이터 구동 집적 회로(integrated circuit, IC)를 사용하면 원하는 반전을 얻을 수 없다. 즉, 한 행에서 같은 색상의 부화소들은 항상 같은 극성의 데이터 전압만을 인가 받는다. In the four-color pixel structure, since the number of subpixels is even, subpixels of the same color appear in even units in the row direction. Therefore, using a conventional Nx1 inverted data driver integrated circuit (IC) that changes the polarity of the data voltage every column does not yield the desired inversion. That is, subpixels of the same color in a row always receive only data voltages of the same polarity.

예를 들면, RGBW 부화소가 스트라이프 형태, 즉 R, G, B, W, R, G, B, W.. 로 한 행에서 배치되어 있는 경우, N×1 반전 구동을 하면, 부화소의 극성은 차례대로 +, -, +, -, +, -, +, -가 된다. 예를 들어, R 부화소의 경우 첫 번째도 정극성이고 두 번째도 정극성이 된다. 이에 따라 RGBW 화소 배치에 종래의 데이터 구동 IC를 사용하여 구동을 하면 수평 크로스토크(horizontal crosstalk) 및 라인 플리커(line flicker)가 생기게 된다.For example, in the case where the RGBW subpixels are arranged in one row in a stripe form, that is, R, G, B, W, R, G, B, W .. Becomes +,-, +,-, +,-, +,-in order. For example, for the R subpixel, the first is positive and the second is positive. Accordingly, when driving using a conventional data driver IC in the RGBW pixel arrangement, horizontal crosstalk and line flicker are generated.

이를 해결하기 위하여 데이터 구동 IC가 예를 들면 2N×2 반전을 하도록 설계할 수 있다. 하지만, 사소한 변경이라도 구동 IC를 새로이 제작해야 하며 이에 따라 재료비가 상승하고 수율이 감소하므로 될 수 있으면 나와 있는 구동 IC를 그대로 사용하는 것이 바람직하다.In order to solve this problem, the data driving IC may be designed to perform 2N × 2 inversion. However, even minor changes require new manufacturing of the driving IC, which increases the material cost and reduces the yield, so it is desirable to use the driving IC as shown.

본 발명의 기술적 과제는 기존의 데이터 구동 IC를 이용하여 부화소별 극성 반전이 가능하며, 정렬 오차에도 영향을 받지 않는 4색 액정 표시 장치를 제공하는 하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a four-color liquid crystal display capable of reversing polarity for each subpixel using an existing data driver IC and not being affected by an alignment error.

본 발명에 따른 액정 표시 장치는 게이트 신호를 전달하는 복수의 게이트선, 데이터 신호를 전달하는 복수의 데이터선, 상기 게이트선과 데이터선이 교차하는 위치에 존재하는 스위칭 소자, 상기 스위칭 소자를 각각 가지고 있으며, 인접한 두 게이트선과 인접한 두 데이터선으로 정의되는 영역에 위치하고 있는 복수의 부화소를 포함하며, 상기 부화소 중 적어도 하나는 동일 행의 다른 부화소와는 다른 게이트선 또는 다른 쪽 데이터선에 연결되어 있으며, 동일한 색의 부화소들은 스위칭 소자의 위치에 따라 그룹별로 서로 대칭이며, 상기 스위칭 소자의 게이트 전극과 드레인 전극이 중첩되는 부분의 장변이 상기 대칭축과 평행한 것이 바람직하다. The liquid crystal display according to the present invention has a plurality of gate lines for transmitting a gate signal, a plurality of data lines for transmitting a data signal, a switching element existing at a position where the gate line and the data line intersect, and the switching element, respectively. And a plurality of subpixels positioned in an area defined by two adjacent gate lines and two adjacent data lines, wherein at least one of the subpixels is connected to a gate line or the other data line different from the other subpixels in the same row. The subpixels of the same color are symmetrical with each other according to the position of the switching element, and the long side of the overlapping portion of the gate electrode and the drain electrode of the switching element is preferably parallel to the axis of symmetry.

또한, 상기 대칭축이 수직 방향이고, 상기 스위칭 소자가 ∪ 타입 또는 ∩ 타입인 것이 바람직하다. It is also preferable that the axis of symmetry is in the vertical direction and the switching element is of type V or type V.

또한, 상기 대칭축이 수평 방향이고, 상기 스위칭 소자가 ⊂ 타입 또는 ⊃ 타입인 것이 바람직하다. It is also preferable that the axis of symmetry is in the horizontal direction and the switching element is of type V or type V.

또한, 상기 스위칭 소자는 박막 트랜지스터이거나, 다이오드인 것이 바람직하다. In addition, the switching element is preferably a thin film transistor or a diode.

또한, 상기 부화소 중 아래위로 인접한 부화소쌍은 둘 사이의 게이트선에 연결되거나 서로 반대쪽 게이트선에 연결되어 있는 것이 바람직하다. In addition, it is preferable that the subpixel pairs adjacent to each other up and down of the subpixels are connected to gate lines between the two or the gate lines opposite to each other.

또한, 상기 부화소 중 아래위로 인접한 부화소쌍은 둘 사이의 게이트선에 연결되어 있는 제1 부화소쌍과 서로 반대편 게이트선에 연결되어 있는 제2 부화소쌍을 포함하는 것이 바람직하다. In addition, it is preferable that the subpixel pairs adjacent to each other up and down of the subpixels include a first subpixel pair connected to the gate line between the two subpixels, and a second subpixel pair connected to the gate lines opposite to each other.

또한, 상기 제1 부화소쌍과 상기 제2 부화소쌍은 서로 인접한 것이 바람직하다. In addition, the first subpixel pair and the second subpixel pair may be adjacent to each other.

또한, 상기 부화소 중 아래위로 인접한 부화소쌍은 상기 제1 부화소쌍과 같은 쪽 게이트선 및 반대쪽 데이터선에 연결되어 있는 제3 부화소쌍과 상기 제2 부화소쌍과 같은 쪽 게이트선 및 반대쪽 데이터선에 연결되어 있는 제4 부화소쌍을 더 포함하며, 상기 제3 부화소쌍과 상기 제4 부화소쌍은 서로 인접한 것이 바람직하다. The subpixel pairs adjacent to the top and bottom of the subpixels are connected to the same gate line as the first subpixel pair and the same gate line as the second subpixel pair and the opposite data line as the second subpixel pair. A fourth subpixel pair is further included, and the third subpixel pair and the fourth subpixel pair are adjacent to each other.

또한, 상기 제1 부화소쌍과 상기 제2 부화소쌍으로 이루어진 제1 부화소군과 상기 제3 부화소쌍과 상기 제4 부화소쌍으로 이루어진 제2 부화소군이 규칙적으로 배치되어 있는 것이 바람직하다. It is also preferable that the first subpixel group consisting of the first subpixel pair and the second subpixel pair, and the second subpixel group consisting of the third subpixel pair and the fourth subpixel pair are arranged regularly.

또한, 상기 제1 부화소군과 상기 제2 부화소군이 행 방향으로 규칙적으로 배치되어 있는 것이 바람직하다. Moreover, it is preferable that the said 1st subpixel group and the said 2nd subpixel group are arrange | positioned regularly in a row direction.

또한, 상기 제1 부화소군이 열 방향으로 연속하여 배치되어 있는 것이 바람직하다. Moreover, it is preferable that the said 1st subpixel group is arrange | positioned continuously in a column direction.

또한, 상기 제1 및 제2 부화소군에 속하는 부화소는 각각 삼원색과 백색을 표시하는 것이 바람직하다. In addition, the subpixels belonging to the first and second subpixel groups preferably display three primary colors and white colors, respectively.

또한, 상기 부화소 중 동일한 열의 부화소는 동일한 색상을 표시하는 것이 바람직하다. In addition, it is preferable that the subpixels of the same row among the subpixels display the same color.

또한, 상기 부화소는 삼원색을 표시하거나 삼원색과 백색을 표시하는 것이 바람직하다. In addition, the sub-pixel may display three primary colors or three primary colors and white.

또한, 상기 데이터선을 통하여 데이터 전압을 인가하며 N×1(N은 자연수) 도트 반전 또는 컬럼 반전을 행하는 데이터 구동부를 더 포함하는 것이 바람직하다. The data driver may further include a data driver for applying a data voltage through the data line and performing N × 1 (N is a natural number) dot inversion or column inversion.

또한, 상기 부화소는 삼원색과 백색을 표시하며, 상기 부화소 중 동일한 열의 부화소는 동일한 색상을 표시하는 것이 바람직하다. In addition, the subpixels display three primary colors and white, and subpixels of the same column among the subpixels preferably display the same color.

또한, 삼원색과 백색을 표시하는 4개의 인접 부화소가 각각 화소를 이루고, 상기 부화소는 모두 동일한 쪽의 데이터선에 연결되어 있고, 행 방향으로 인접한 두 화소의 부화소는 서로 다른 게이트선에 연결되어 있으며, 열 방향으로 인접한 두 화소의 부화소는 동일한 쪽의 게이트선에 연결되어 있으며, 상기 데이터선을 통하여 데이터 전압을 인가하며 1×1 도트 반전을 행하는 데이터 구동부를 더 포함하는 것이 바람직하다. In addition, four adjacent subpixels displaying three primary colors and white form pixels, each of which is connected to the same data line, and two subpixels adjacent to each other in the row direction are connected to different gate lines. The sub-pixels of the two pixels adjacent in the column direction are connected to the same gate line, and further include a data driver for applying a data voltage through the data line and performing 1 × 1 dot inversion.

또한, 삼원색과 백색을 표시하는 4개의 인접 부화소가 각각 화소를 이루고, 상기 화소는 행 방향으로 인접한 제1 화소 및 제2 화소를 포함하고, 상기 제1 화소의 부화소와 상기 제2 화소의 부화소는 서로 다른 쪽 데이터선에 연결되어 있고, 상기 제1 화소의 부화소 중 두 부화소는 서로 다른 게이트선에 연결되어 있는 것이 바람직하다. In addition, four adjacent subpixels representing three primary colors and white color each constitute a pixel, and the pixel includes a first pixel and a second pixel adjacent in a row direction, and the subpixel of the first pixel and the second pixel It is preferable that the subpixels are connected to different data lines, and two subpixels of the subpixels of the first pixel are connected to different gate lines.

또한, 상기 제2 화소의 부화소는 모두 동일한 게이트선에 연결되어 있는 것이 바람직하다. In addition, it is preferable that all of the subpixels of the second pixel are connected to the same gate line.

또한, 상기 각 화소 내의 부화소는 동일한 쪽의 데이터선에 연결되어 있는 것이 바람직하다. Further, it is preferable that the subpixels in the respective pixels are connected to the same data line.

또한, 상기 데이터선을 통하여 데이터 전압을 인가하며 컬럼 반전을 행하는 데이터 구동부를 더 포함하는 것이 바람직하다. The method may further include a data driver configured to apply a data voltage through the data line and perform column inversion.

그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. Then, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the other part being "right over" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.

이제 본 발명의 실시예에 따른 액정 표시 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.A liquid crystal display according to an exemplary embodiment of the present invention will now be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 부화소에 대한 등가 회로도이다.1 is a block diagram of a liquid crystal display according to an exemplary embodiment of the present invention, and FIG. 2 is an equivalent circuit diagram of one subpixel of the liquid crystal display according to an exemplary embodiment of the present invention.

도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 액정 표시 장치는 액정 표시판 조립체(liquid crystal panel assembly)(300) 및 이에 연결된 게이트 구동부(400), 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부 (800) 그리고 이들을 제어하는 신호 제어부(600)를 포함한다.As shown in FIG. 1, a liquid crystal display according to an exemplary embodiment of the present invention includes a liquid crystal panel assembly 300, a gate driver 400, a data driver 500, and a data driver And a gray voltage generator 800 connected to the signal 500 and a signal controller 600 for controlling the gray voltage generator 800.

액정 표시판 조립체(300)는 등가 회로로 볼 때 복수의 표시 신호선(G₁-G_n, D₁-D_m)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 부화소를 포함한다.The liquid crystal panel assembly 300 includes a plurality of display signal lines G ₁ -G _n , D ₁ -D _m , and a plurality of sub-pixels connected to the plurality of display signal lines G ₁ -G _n and D ₁ -D _m in an equivalent circuit.

표시 신호선(G₁-G_n, D₁-D_m)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G₁-G_n)과 데이터 신호를 전달하는 데이터 신호선 또는 데이터선 (D₁-D_m)을 포함한다. 게이트선(G₁-G_n)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D₁-D_m)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.The display signal lines G ₁ -G _n and D ₁ -D _m are a plurality of gate lines G ₁ -G _n for transmitting a gate signal (also called a “scan signal”) and a data signal line or data for transmitting a data signal. It includes the line (D ₁ -D _m ). The gate lines G ₁ -G _n extend substantially in the row direction and are substantially parallel to each other, and the data lines D ₁ -D _m extend substantially in the column direction and are substantially parallel to each other.

각 부화소는 표시 신호선(G₁-G_n, D₁-D_m)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 축전기(liquid crystal capacitor)(C_LC) 및 유지 축전기(storage capacitor)(C_ST)를 포함한다. 유지 축전기(C_ST)는 필요에 따라 생략할 수 있다.Each subpixel includes a switching element Q connected to a display signal line G ₁ -G _n , D ₁ -D _m , a liquid crystal capacitor C _LC , and a storage capacitor C _ST connected thereto. ). The holding capacitor C _ST can be omitted as necessary.

스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있으며, 삼단자 소자로서 그 제어 단자 및 입력 단자는 각각 게이트선(G₁-Gn) 및 데이터선(D₁-D_m)에 연결되어 있으며, 출력 단자는 액정 축전기(C_LC) 및 유지 축전기(C_ST)에 연결되어 있다.The switching element Q is provided in the lower panel 100, and the control terminal and the input terminal thereof are connected to the gate lines G ₁ -Gn and the data lines D ₁ -D _m, respectively. The output terminal is connected to the liquid crystal capacitor C _LC and the holding capacitor C _ST .

액정 축전기(C_LC)는 하부 표시판(100)의 화소 전극(190)과 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(190, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(190)은 스위칭 소자(Q)에 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(V_com)을 인가받는다. 도 2에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(190, 270)이 모두 선형 또는 막대형으로 만들어진다.The liquid crystal capacitor C _LC has two terminals, the pixel electrode 190 of the lower panel 100 and the common electrode 270 of the upper panel 200, and the liquid crystal layer 3 between the two electrodes 190 and 270. It functions as a dielectric. The pixel electrode 190 is connected to the switching element Q, and the common electrode 270 is formed on the front surface of the upper panel 200 and receives a common voltage V _com . Unlike in FIG. 2, the common electrode 270 may be provided in the lower panel 100. In this case, both electrodes 190 and 270 may be linear or rod-shaped.

유지 축전기(C_ST)는 하부 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(190)이 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압 (V_com) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(C_ST)는 화소 전극(190)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있다.The storage capacitor C _ST is formed by superimposing a separate signal line (not shown) and the pixel electrode 190 provided on the lower panel 100, and a predetermined voltage such as a common voltage V _com is applied to the separate signal line. Is approved. However, the storage capacitor C _ST may be formed such that the pixel electrode 190 overlaps the front end gate line directly above the insulator.

한편, 색 표시를 구현하기 위해서는 각 화소가 색상을 표시할 수 있도록 하여야 하는데, 이는 화소 전극(190)에 대응하는 영역에 적색, 녹색, 청색 또는 백색(또는 투명) 필터(230)를 구비함으로써 가능하다. 도 2에서 색필터(230)는 상부 표시판(200)의 해당 영역에 형성되어 있지만 이와는 달리 하부 표시판(100)의 화소 전극(190) 위 또는 아래에 형성할 수도 있다.Meanwhile, in order to implement color display, each pixel should display color, which is possible by providing a red, green, blue, or white (or transparent) filter 230 in a region corresponding to the pixel electrode 190. Do. In FIG. 2, the color filter 230 is formed in a corresponding region of the upper panel 200. Alternatively, the color filter 230 may be formed above or below the pixel electrode 190 of the lower panel 100.

액정 표시판 조립체(300)의 두 표시판(100, 200) 중 적어도 하나의 바깥 면에는 빛을 편광시키는 편광자(도시하지 않음)가 부착되어 있다.A polarizer (not shown) for polarizing light is attached to an outer surface of at least one of the two display panels 100 and 200 of the liquid crystal panel assembly 300.

계조 전압 생성부(800)는 부화소의 투과율과 관련된 두 벌의 복수 계조 전압을 생성한다. 두 벌 중 한 벌은 공통 전압(V_com)에 대하여 양의 값을 가지고 다른 한 벌은 음의 값을 가진다.The gray voltage generator 800 generates two sets of gray voltages related to transmittance of a subpixel. One of the two sets has a positive value for the common voltage (V _com ) and the other set has a negative value.

게이트 구동부(400)는 액정 표시판 조립체(300)의 게이트선(G₁-G_n)에 연결되어 외부로부터의 게이트 온 전압(V_on)과 게이트 오프 전압(V_off)의 조합으로 이루어진 게이트 신호를 게이트선(G₁-G_n)에 인가한다.The gate driver 400 is connected to the gate lines G ₁ -G _n of the liquid crystal panel assembly 300 to receive a gate signal formed by a combination of a gate on voltage V _on and a gate off voltage V _off from the outside. It is applied to the gate lines G ₁ -G _n .

데이터 구동부(500)는 액정 표시판 조립체(300)의 데이터선(D₁-D_m)에 연결되어 계조 전압 생성부(800)로부터의 계조 전압을 선택하여 데이터 신호로서 부화소에 인가하며 통상 복수의 집적 회로로 이루어진다.The data driver 500 is connected to the data lines D ₁ -D _m of the liquid crystal panel assembly 300 to select the gray voltage from the gray voltage generator 800 and apply the gray voltage to the subpixel as a data signal. It consists of an integrated circuit.

신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등의 동작을 제어하는 제어 신호를 생성하여, 각 해당하는 제어 신호를 게이트 구동부(400) 및 데이터 구동부(500)에 제공한다.The signal controller 600 generates control signals for controlling operations of the gate driver 400 and the data driver 500, and provides the corresponding control signals to the gate driver 400 and the data driver 500.

그러면 이러한 액정 표시 장치의 표시 동작에 대하여 좀더 상세하게 설명한다.Next, the display operation of the liquid crystal display will be described in more detail.

신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 RGB 삼색 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호, 예를 들면 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등을 제공받는다. 신호 제어부(600)는 입력 제어 신호를 기초로 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성하고 삼색 영상 신호(R, G, B)를 액정 표시판 조립체(300)의 동작 조건에 맞게 적절히 처리하여 4색 영상 신호(R', G', B', W)로 변환한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(400)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(R', G', B', W)는 데이터 구동부(500)로 내보낸다.The signal control unit 600 controls the RGB tricolor image signals R, G, and B and their display from an external graphic controller (not shown), for example, a vertical synchronization signal Vsync and a horizontal synchronization signal. (Hsync), main clock (MCLK), data enable signal (DE) is provided. The signal controller 600 generates a gate control signal CONT1, a data control signal CONT2, and the like based on the input control signal, and transmits the tricolor image signals R, G, and B to operating conditions of the liquid crystal panel assembly 300. After appropriately processing and converting the four color image signals R ', G', B ', and W, the gate control signal CONT1 is sent to the gate driver 400, and the data control signal CONT2 and the processed image signal are processed. R ', G', B ', and W are sent to the data driver 500.

게이트 제어 신호(CONT1)는 게이트 온 펄스(게이트 온 전압 구간)의 출력 시작을 지시하는 수직 동기 시작 신호(STV), 게이트 온 펄스의 출력 시기를 제어하는 게이트 클록 신호(CPV) 및 게이트 온 펄스의 폭을 한정하는 출력 인에이블 신호(OE) 등을 포함한다.The gate control signal CONT1 includes a vertical synchronization start signal STV indicating the start of output of the gate on pulse (gate on voltage section), a gate clock signal CPV for controlling the output timing of the gate on pulse, and a gate on pulse. An output enable signal OE or the like that defines a width.

데이터 제어 신호(CONT2)는 영상 데이터(R', G', B', W)의 입력 시작을 지시하는 수평 동기 시작 신호(STH)와 데이터선(D₁-D_m)에 해당 데이터 전압을 인가하라는 로드 신호(LOAD), 공통 전압(V_com)에 대한 데이터 전압의 극성(이하 "공통 전압에 대한 데이터 전압의 극성"을 줄여 "데이터 전압의 극성"이라 함)을 반전시키는 반전 신호(RVS) 및 데이터 클록 신호(HCLK) 등을 포함한다.The data control signal CONT2 applies a corresponding data voltage to the horizontal synchronization start signal STH indicating the start of input of the image data R ', G', B ', and W and the data lines D ₁ -D _m . Load signal LOAD, an inverted signal (RVS) that inverts the polarity of the data voltage with respect to the common voltage (V _com ) (hereinafter referred to as " polarity of the data voltage, " And a data clock signal HCLK and the like.

데이터 구동부(500)는 신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라 한 번에 내려보낼 분량의 영상 데이터(R', G', B', W)를 차례로 입력받고, 계조 전압 생성부(800)로부터의 계조 전압 중 각 영상 데이터(R', G', B', W)에 대응하는 계조 전압을 선택함으로써, 영상 데이터(R', G', B', W)를 해당 데이터 전압으로 변환한다.The data driver 500 sequentially receives image data R ', G', B ', and W, which are to be sent down at one time, according to the data control signal CONT2 from the signal controller 600, and generates a gray voltage. The image data R ', G', B ', and W are selected by selecting a gray voltage corresponding to each of the image data R', G ', B', and W among the gray voltages from the unit 800. Convert to voltage.

게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(V_on)을 게이트선(G₁-G_n)에 인가하여 이 게이트선(G ₁-G_n)에 연결된 스위칭 소자(Q)를 턴온시킨다.The gate driver 400 applies the gate-on voltage V _on to the gate lines G ₁ -G _n in response to the gate control signal CONT1 from the signal controller 600, thereby applying the gate lines G ₁ -G _n. Turn on the switching element (Q) connected to.

하나의 게이트선(G₁-G_n)에 게이트 온 전압(V_on)이 인가되어 이에 연결된 스위칭 소자(Q)가 턴 온되어 있는 동안[이 기간을 "1H" 또는 "1 수평 주기(horizontal period)"라고 하며 수평 동기 신호(Hsync), 데이터 인에이블 신호(DE), 게이트 클록(CPV)의 한 주기와 동일함], 데이터 구동부(500)는 각 데이터 전압을 해당 데이터선(D₁-D_m)에 공급한다. 데이터선(D₁-D_m)에 공급된 데이터 전압은 턴온된 스위칭 소자(Q)를 통해 해당 부화소에 인가된다.While the gate-on voltage V _on is applied to one gate line G ₁ -G _n , and the switching element Q connected thereto is turned on (this period is referred to as “1H” or “1 horizontal period”). ) "And the same as one period of the horizontal sync signal Hsync, the data enable signal DE, and the gate clock CPV], and the data driver 500 converts each data voltage to a corresponding data line D ₁ -D. _m ). The data voltage supplied to the data lines D ₁ -D _m is applied to the corresponding subpixel through the turned-on switching element Q.

부화소에 인가된 데이터 전압과 공통 전압(V_com)의 차이는 액정 축전기(C_LC)의 충전 전압, 즉 화소 전압으로서 나타난다. 액정 분자들은 화소 전압의 크기에 따라 그 배열을 달리하며 이에 따라 액정층을 통과하는 빛의 편광이 변화한다. 이러한 편광의 변화는 편광자(도시하지 않음)에 의하여 빛의 투과율 변화로 나타난다.The difference between the data voltage applied to the subpixel and the common voltage V _com is shown as the charging voltage of the liquid crystal capacitor C _LC , that is, the pixel voltage. The arrangement of the liquid crystal molecules varies depending on the magnitude of the pixel voltage, thereby changing the polarization of light passing through the liquid crystal layer. This change in polarization is represented by a change in transmittance of light by a polarizer (not shown).

이러한 방식으로, 한 프레임(frame) 동안 모든 게이트선(G₁-G_n)에 대하여 차례로 게이트 온 전압(V_on)을 인가하여 모든 부화소에 데이터 전압을 인가한다. 한 프레임이 끝나면 다음 프레임이 시작되고 각 부화소에 인가되는 데이터 전압의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호(RVS)의 상태가 제어된다("프레임 반전"). 이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이터선을 통하여 흐르는 데이터 전압의 극성이 바뀌거나("라인 반전"), 한 번에 인가되는 데이터 전압의 극성도 서로 다를 수 있다("도트 반전").In this manner, the gate-on voltage V _on is sequentially applied to all the gate lines G ₁ -G _n during one frame to apply the data voltage to all the subpixels. At the end of one frame, the next frame starts and the state of the inversion signal RVS applied to the data driver 500 is controlled so that the polarity of the data voltage applied to each subpixel is opposite to that of the previous frame ("frame"reversal"). In this case, the polarity of the data voltage flowing through one data line may be changed ("line inversion") or the polarity of the data voltage applied at one time may be different according to the characteristics of the inversion signal RVS within one frame (" Invert dots ").

이하에서는, 컬럼 반전을 포함하는 일반적인 N×1 도트 반전을 행하는 구동 IC를 이용하여 동색의 부화소에 대한 도트 반전을 구현할 수 있는 화소의 배치에 대하여 도 3 내지 도 19를 참조하여 상세히 설명한다.Hereinafter, an arrangement of pixels capable of implementing dot inversion with respect to the same subpixel using a driving IC that performs general N × 1 dot inversion including column inversion will be described in detail with reference to FIGS. 3 to 19.

앞서 설명한 것처럼, 각 부화소는 스위칭 소자(Q)를 통하여 한 쌍의 게이트선(G₁-G_n)과 데이터선(D₁-D_m)에 연결되어 있다. i번째 게이트선(Gi)과 j번째 데이터선(Dj)에 연결된 부화소를 (i,j)로 표시하고 숫자 (i+j)의 홀짝(parity)을 P(i+j)로 표현한다고 하고, 두 개의 부화소 (i,j)와 (k,l)을 고려하자.As described above, each subpixel is connected to the pair of gate lines G ₁ -G _n and the data lines D ₁ -D _m through the switching element Q. Subpixels connected to the i-th gate line Gi and the j-th data line Dj are represented by (i, j), and the parity of the number (i + j) is represented by P (i + j). Consider two subpixels (i, j) and (k, l).

데이터 구동부(500)에서 출력되는 데이터 전압을 기준으로 좁은 의미의 도트 반전, 즉 1×1 도트 반전의 경우에는 P(i+j)=P(k+l)인 경우 두 부화소의 극성이 동일하며, 반대로Negative dot inversion based on the data voltage output from the data driver 500, that is, in the case of 1 × 1 dot inversion, the polarity of the two subpixels is the same when P (i + j) = P (k + l). Vice versa

P(k+l)≠P(i+j)P (k + l) ≠ P (i + j)

이면 두 부화소의 극성이 반대이다.If the two sub-pixels are reversed.

컬럼 반전의 경우에는 i, k에 관계없이 P(j)=P(l)이면 두 부화소의 극성이 동일하며, 반대로 In the case of column inversion, the polarities of the two subpixels are the same when P (j) = P (l) regardless of i and k.

P(l)≠ P(j)P (l) ≠ P (j)

N×1 (N은 2 이상인 자연수) 도트 반전의 경우에는, i=x₁N+y₁, k=x₂N+y ₂[x₁ 및 x₂는 정수, y₁ 및 y₂ = 0, 1, ..., (N-1)]로 표현할 때, P(x ₁+j)=P(x₂+l)인 경우 두 부화소의 극성이 동일하며, 반대로In the case of N × 1 (N is a natural number of 2 or more) dot inversion, i = x ₁ N + y ₁ , k = x ₂ N + y ₂ [x ₁ and x ₂ are integers, y ₁ and y ₂ = 0, 1, ..., (N-1)], where P (x ₁ + j) = P (x ₂ + l), the two subpixels have the same polarity and vice versa.

P(x₁+j)≠P(x₂+l)P (x ₁ + j) ≠ P (x ₂ + l)

그런데 4색 화소 구조는 크게 스트라이프 구조와 바둑판 구조로 나눌 수 있으므로, 이들 각각에 대한 반전에 대하여 설명한다. However, since the four-color pixel structure can be roughly divided into a stripe structure and a checkerboard structure, the inversion of each of them will be described.

1. 스트라이프 구조1. Striped structure

도 3 내지 도 6은 스트라이프 구조의 4색 화소 배치를 보여주고 있다. 즉, 행 방향으로 인접한 적색, 녹색, 청색 및 백색 부화소로 이루어진 화소가 행 방향, 열 방향으로 반복해서 배치되어 있는 형태이다.3 to 6 show four color pixel arrangements in a stripe structure. In other words, pixels composed of red, green, blue, and white subpixels adjacent in the row direction are repeatedly arranged in the row direction and the column direction.

이러한 배치에서 행 방향으로 인접한 두 화소의 동색 부화소(이하 "짝부화소"라 함)가 각각 (i,j), (k,l)로 표시된다고 하자. 각 부화소에 인접하여 그 부화소와 연결될 수 있는 게이트선과 데이터선은 각각 아래위와 좌우 두 개씩이라는 점을 고려하면,In this arrangement, suppose that the same color subpixels (hereinafter referred to as "pair pixels") of two pixels adjacent in the row direction are represented by (i, j) and (k, l), respectively. Considering that the gate lines and the data lines adjacent to each subpixel and connected to the subpixel are two up, down, left, and right, respectively,

k=i 또는 k=i±1,k = i or k = i ± 1,

l=j+4 또는 l=(j+4)±1l = j + 4 or l = (j + 4) ± 1

이다.to be.

여기에서 k=i이면 두 짝부화소가 동일한 게이트선에, k=i±1이면 서로 다른 게이트선에 연결됨을 뜻하고, l=j+4이면 두 짝부화소가 동일한 쪽의 데이터선에, l=(j+4)±1이면 두 짝부화소가 서로 다른 쪽의 데이터선에 연결됨을 의미한다.Where k = i means two paired pixels are connected to the same gate line, k = i ± 1 means that they are connected to different gate lines, and l = j + 4 two paired pixels are connected to the same data line and l = (j + 4) ± 1 means that the two paired pixels are connected to the other data line.

그런데 (k,l)=(i,j+4)이면 종래의 구조와 동일하고 따라서 통상의 데이터 구동 IC로는 원하는 반전을 얻을 수 없으므로 이 경우는 배제한다.By the way, if (k, l) = (i, j + 4), this is the same as the conventional structure, and therefore, this case is excluded because a desired inversion cannot be obtained with a normal data driving IC.

그러면 결국 수학식 4로부터,Then from Equation 4,

(k,l) = (i, (j+4)±1) 또는 (i±1, j+4) 또는 (i±1, (j+4)±1)(k, l) = (i, (j + 4) ± 1) or (i ± 1, j + 4) or (i ± 1, (j + 4) ± 1)

이 된다. 도 3에서는 수학식 5에 나와 있는 두 짝부화소(PX1, PX1')의 세 가지 연결 관계를 각각 1, 2, 3으로 표시하였다. 각 숫자의 위치는 해당 부화소가 그 위치에 가장 가까운 게이트선, 데이터선 쌍과 연결됨을 뜻한다.Becomes In FIG. 3, three connection relations of two paired pixels PX1 and PX1 ′ shown in Equation 5 are represented as 1, 2, and 3, respectively. The position of each number means that the corresponding subpixel is connected to the pair of gate line and data line closest to that position.

한편, 연결 위치(1)의 경우,On the other hand, in the case of the connection position (1),

P(k+l)=P[i+(j+4)±1]=P[(i+j)±1]≠P(i,j),P (k + l) = P [i + (j + 4) ± 1] = P [(i + j) ± 1] ≠ P (i, j),

P(l)=P[(j+4)±1]=P(j±1)≠P(i,j)P (l) = P [(j + 4) ± 1] = P (j ± 1) ≠ P (i, j)

이므로 데이터 구동부(500)에서의 도트 반전과 컬럼 반전에 대해서 모두 색상별 반전이 얻어진다.Therefore, color inversion is obtained for both dot inversion and column inversion in the data driver 500.

연결 위치(2)의 경우,In the case of connection position (2),

P(k+l)=P[(i±1)+(j+4)]=P[(i+j)±1]≠P(i,j),P (k + l) = P [(i ± 1) + (j + 4)] = P [(i + j) ± 1] ≠ P (i, j),

P(l)=P[(j+4)]=P(j)P (l) = P [(j + 4)] = P (j)

이므로 도트 반전에 대해서는 색상별 반전이 얻어지지만, 컬럼 반전에 대해서는 색상별 반전이 불가능하다.Therefore, color inversion is obtained for dot inversion, but color inversion is not possible for column inversion.

연결 위치(3)의 경우,In the case of connection position (3),

P(k+l)=P[(i±1)+{(j+4)±1}]=P[(i+j)±1±1]=P(i,j),P (k + l) = P [(i ± 1) + {(j + 4) ± 1}] = P [(i + j) ± 1 ± 1] = P (i, j),

이므로 컬럼 반전에 대해서는 색상별 반전이 얻어지지만, 도트 반전에 대해서는 색상별 반전이 불가능하다.Therefore, color inversion is obtained for column inversion, but color inversion is not possible for dot inversion.

다른 말로 하면, 색상별 반전을 얻기 위해서는 도트 반전의 경우 연결 위치(1, 2), 즉 In other words, in order to obtain color inversion, in the case of dot inversion, the connection position (1, 2), namely

(k,l) = (i, (j+4)±1) 또는 (i±1, j+4)(k, l) = (i, (j + 4) ± 1) or (i ± 1, j + 4)

인 경우만이 허용되고, 컬럼 반전의 경우 연결 위치 (1, 3), 즉Is only allowed, and in the case of column inversion, the connection position (1, 3), i.e.

(k,l) = (i, (j+4)±1) 또는 (i±1, (j+4)±1)(k, l) = (i, (j + 4) ± 1) or (i ± 1, (j + 4) ± 1)

인 경우만이 허용된다.Is only allowed.

한편, 화소 배열을 복잡하게 하지 않으려면 내부 부화소 배치가 다른 두 개의 화소 구조를 행 방향으로 번갈아 배열하는 것이 바람직하다. 열 방향으로는 동일한 화소 구조를 가지도록 할 수도 있고 두 개의 화소 구조가 반복되도록 할 수도 있다. 내부 부화소 배치가 다른 두 부화소는 짝부화소로 이루어지고 이에 따라 이 두 화소를 "짝화소"라 하자.On the other hand, in order not to complicate the pixel arrangement, it is preferable to alternately arrange two pixel structures having different internal subpixel arrangements in a row direction. The column direction may have the same pixel structure, or the two pixel structures may be repeated. Two subpixels having different internal subpixel arrangements are paired pixels, and therefore, these two pixels are referred to as " paired pixels. &Quot;

그런데 여기에서 유의해야 할 대원칙은 하나의 부화소가 한 쌍의 게이트선과 데이터선에 고유하게 연결되어야 한다는 것이다. 즉 한 쌍의 게이트선과 데이터선에는 하나의 부화소만이 연결되고, 하나의 부화소는 한 쌍의 게이트선과 데이터선에만 연결된다는 점이다.The major principle to note here, however, is that a subpixel must be uniquely connected to a pair of gate lines and data lines. That is, only one subpixel is connected to the pair of gate lines and the data line, and one subpixel is connected only to the pair of gate lines and the data line.

1.1 열 방향으로 동일한 화소 구조를 가지는 경우1.1 In the case of having the same pixel structure in the column direction

이 경우에는 행 방향으로 인접한 두 부화소가 동일한 데이터선에 연결되지 않아야 한다.In this case, two subpixels adjacent in the row direction should not be connected to the same data line.

예를 들어 도 4에서처럼, 왼쪽 부화소(PX1)가 오른쪽 데이터선에 연결되어 있고 오른쪽 부화소(PX2)가 왼쪽 데이터선에 연결된 경우에는 앞서의 원칙에 따라 둘이 서로 다른 게이트선에 연결되어야 한다(연결 위치 1, 2). 그런데 이 경우는 행 방향으로 동일한 화소 구조를 가지므로, 부화소(PX2)의 바로 위 부화소(PX3)는 부화소(PX2)와 동일한 위치의 게이트선, 데이터선 쌍과 연결되어야 하고(연결 위치 3), 부화소(PX1)의 바로 아래 부화소(PX4)는 부화소(PX1)와 동일한 위치의 게이트선, 데이터선 쌍과 연결되어야 한다(연결 위치 4). 그런데 연결 위치 1과 3, 2와 4는 각각 동일한 게이트선과 데이터선 쌍에 연결됨을 뜻하므로 앞서 설명한 대원칙에 위배된다. 따라서 행 방향으로 인접한 두 부화소는 서로 다른 데이터선에 연결되어야 한다.For example, as shown in FIG. 4, when the left subpixel PX1 is connected to the right data line and the right subpixel PX2 is connected to the left data line, the two subpixels PX1 should be connected to different gate lines according to the above-mentioned principle. Connection location 1, 2). However, in this case, since the pixel structure has the same pixel structure in the row direction, the subpixel PX3 immediately above the subpixel PX2 should be connected to a pair of gate lines and data lines at the same position as the subpixel PX2 (connection position). 3) The subpixel PX4 immediately below the subpixel PX1 should be connected to a gate line and data line pair at the same position as the subpixel PX1 (connection position 4). However, the connection positions 1 and 3, 2, and 4 are connected to the same gate line and data line pairs, respectively, and thus violate the above-described principle. Therefore, two subpixels adjacent in the row direction must be connected to different data lines.

이러한 원칙은 모든 인접 부화소에 대하여 성립하여야 하므로 결국 모든 부화소가 동일한 쪽의 데이터선에 연결되어야 한다는 결론이 나온다.This principle must be true for all adjacent subpixels, which leads to the conclusion that all subpixels must be connected to the same data line.

인접한 화소의 동색 부화소, 즉 짝부화소가 동일한 쪽의 데이터선에 연결되는 경우는 도 3에 도시한 세 개의 연결 위치(1, 2, 3) 중에서 하나의 연결 위치(2)밖에 없고 이 경우에 데이터 구동부(500)에서 도트 반전은 적용할 수 있지만 컬럼 반전은 적용할 수 없다. 또한 모든 행의 화소에 대해서 이 연결 위치(2)가 적용되어야 하기 때문에 N×1 (N은 2 이상인 자연수) 반전 또한 적용할 수 없다.When the same color subpixels, that is, pair pixels, of adjacent pixels are connected to the same data line, there is only one connection position 2 out of the three connection positions 1, 2, and 3 shown in FIG. In the data driver 500, dot inversion may be applied, but column inversion may not be applied. In addition, N × 1 (N is a natural number of two or more) inversion is also not applicable because this connection position 2 must be applied to the pixels in all rows.

정리하면, 다음과 같다.In summary, it is as follows.

1.1.1 모든 부화소가 동일한 쪽의 데이터선에 연결된다.1.1.1 All subpixels are connected to the same data line.

1.1.2 두 짝부화소는 서로 다른 게이트선에 연결된다.1.1.2 Two paired pixels are connected to different gate lines.

도 5는 이러한 예를 보여주고 있다. 모든 부화소가 동일한 쪽의 데이터선에 연결되어 있고, 각 화소행의 홀수 번째 화소의 부화소들은 모두 아래쪽 게이트선에 연결되어 있고 짝수 번째 화소의 부화소들은 모두 위쪽 게이트선에 연결되어 있다.5 illustrates this example. All subpixels are connected to the same data line, all the subpixels of the odd pixel of each pixel row are connected to the lower gate line, and all of the subpixels of the even pixel are connected to the upper gate line.

그런데 짝수 번째 화소의 각 부화소의 연결 위치는 홀수 번째 화소의 짝부화소의 연결 위치에 따라 결정되고(또는 그 반대이고), 홀수 번째 화소의 각 부화소는 위쪽 게이트선이나 아래쪽 게이트선 중 하나에 선택적으로 연결될 수 있으므로 이 경우에 가능한 총 배열의 수는 2⁴=16 가지가 된다.However, the connection position of each subpixel of the even-numbered pixel is determined according to the connection position of the even-pixel of the odd-numbered pixel (or vice versa), and each subpixel of the odd-numbered pixel is connected to either the upper gate line or the lower gate line. The total number of possible arrays in this case is 2 ⁴ = 16 since they can be connected selectively.

이러한 배열에서 공통 전극(270)을 기준으로 볼 때 인접한 동색의 부화소가 도트 반전을 하고 있으므로 공통 전극(270)에 의한 수평 크로스토크는 사라진다.In this arrangement, when the subpixels of the same color are inverted when viewed based on the common electrode 270, the horizontal crosstalk caused by the common electrode 270 disappears.

1.2 열 방향으로 두 행 단위로 반복되는 화소 구조를 가지는 경우1.2 If you have a pixel structure that repeats every two rows in the column direction

이 경우는 행 방향으로뿐 아니라 열 방향으로도 내부 부화소 배열이 다른 두 화소가 인접해 있는 경우이다.This case is a case where two pixels having different internal subpixel arrays are adjacent to each other not only in the row direction but also in the column direction.

예를 들어 도 6에 도시한 바와 같이 부화소(PX1, PX2, PX3, PX4)로 이루어진 화소와 그 짝부화소(PX1', PX2', PX3', PX4')로 이루어진 화소가 행 방향, 열 방향으로 반복되어 있다.For example, as illustrated in FIG. 6, the pixel consisting of the subpixels PX1, PX2, PX3, and PX4 and the pixel pairs PX1 ′, PX2 ′, PX3 ′, and PX4 ′ are arranged in a row direction and a column direction. Is repeated.

예를 들어 도 7에 도시한 바와 같이 부화소(PX1)의 연결 위치가 X로 표시되어 있을 때, 그 아래의 짝부화소(PX1')는 도 3에서 알 수 있듯이 세 연결 위치(1, 2, 3) 중 어느 하나의 연결 위치를 가진다. 그러나 연결 위치(3)의 경우 부화소(PX1)의 연결 위치와 중복되므로 제외된다.For example, when the connection position of the subpixel PX1 is indicated by X, as shown in FIG. 7, the paired pixel PX1 'below the three connection positions 1, 2, 3) has a connection position of any one. However, the connection location 3 is excluded because it overlaps with the connection location of the subpixel PX1.

결국, 짝부화소는 서로 다른 쪽 데이터선에 연결되어야 하며, 이는 도 3에서 연결 위치(1, 3)가 성립함을 의미한다. As a result, the pair of pixels should be connected to data lines on different sides, which means that the connection positions 1 and 3 are established in FIG. 3.

그런데, 한 행의 부화소가 모두 동일한 쪽의 데이터선에 연결되어 있지 않는 한 도 8에 도시한 바와 같이 인접한 두 부화소(PX5, PX6)가 동일한 데이터선에 연결되는 경우가 생긴다. 그러면 이때 인접한 두 부화소(PX5, PX6)는 도 8에 도시한 바와 같이 서로 다른 게이트선에 연결되어야 한다. 그러려면 짝부화소 중 적어도 한 짝은 다른 게이트선과 다른 쪽 데이터선에 연결되어야 한다. 즉, 적어도 하나의 짝부화소는 도 3의 연결 위치(3)의 관계를 가져야 하며 이에 대하여 설명한다.However, as shown in FIG. 8, two adjacent subpixels PX5 and PX6 are connected to the same data line unless the subpixels of one row are all connected to the same data line. In this case, two adjacent subpixels PX5 and PX6 should be connected to different gate lines as shown in FIG. 8. To do this, at least one of the paired pixels must be connected to the other gate line and the other data line. That is, at least one pair of pixels must have a relationship with the connection position 3 of FIG. 3 and will be described.

모든 짝부화소가 도 3의 연결 위치(2)의 관계를 가진다고 하고, 도 9에서처럼 두 인접 부화소(PX5, PX6)가 동일한 데이터선에 연결되어 있다고 하자. 그러면 부화소(PX5, PX5', PX6, PX6')의 연결 위치는 도면에서 X로 표시한 위치가 된다.Assume that all paired pixels have a relationship between the connection positions 2 of FIG. 3, and that two adjacent subpixels PX5 and PX6 are connected to the same data line as shown in FIG. 9. Then, the connection positions of the subpixels PX5, PX5 ', PX6, and PX6' become positions indicated by X in the drawing.

이때 부화소(PX7)의 가능한 연결 위치는 1, 2, 3이고 짝부화소(PX7')의 대응 연결 위치는 1', 2', 3'이다. 그런데 도 9에서 보는 것처럼 부화소(PX7')의 연결 위치(2')는 부화소(PX6')의 연결 위치와 중복되므로 제외하여야 한다. 따라서 부화소(PX7, PX7')의 연결 위치는 1과 1' 또는 3과 3'만이 가능하다.In this case, possible connection positions of the subpixels PX7 are 1, 2, and 3, and corresponding connection positions of the paired pixels PX7 'are 1', 2 ', and 3'. However, as shown in FIG. 9, the connection position 2 ′ of the subpixel PX7 ′ is excluded because it overlaps with the connection position of the subpixel PX6 ′. Therefore, the connection positions of the subpixels PX7 and PX7 'are only 1' and 1 'or 3' and 3 '.

마찬가지로 부화소(PX8)의 가능한 연결 위치는 4, 5, 6이고 짝부화소(PX8')의 대응 연결 위치는 4', 5', 6'이다. 그런데 도 9에서 보는 것처럼 부화소(PX8')의 연결 위치(5')는 부화소(PX5')의 연결 위치와 중복되므로 제외하여야 한다. 따라서 부화소(PX8, PX8')의 연결 위치는 4와 4' 또는 6과 6'만이 가능하다.Similarly, the possible connection positions of the subpixels PX8 are 4, 5 and 6 and the corresponding connection positions of the paired pixels PX8 'are 4', 5 'and 6'. However, as shown in FIG. 9, the connection position 5 ′ of the subpixel PX8 ′ is excluded because it overlaps with the connection position of the subpixel PX5 ′. Therefore, the connection positions of the subpixels PX8 and PX8 'are only 4 and 4' or 6 and 6 '.

부화소(PX7)가 연결 위치(1)에 있다면 그 짝부화소(PX7')은 연결 위치(1')에 있고 이 위치는 부화소(PX8)의 연결 위치(4)와 중복되고 또한 부화소(PX8')의 연결 위치(6')와 중복된다. 따라서 부화소(PX7, PX7')의 연결 위치(1, 1')은 제외된다. If the subpixel PX7 is in the linking position 1, the paired pixel PX7 'is in the linking position 1' and this position overlaps the linking position 4 of the subpixel PX8 and is also connected to the subpixel (PX7). The connection position 6 'of PX8' is overlapped. Therefore, the connection positions 1 and 1 'of the subpixels PX7 and PX7' are excluded.

마찬가지로 부화소(PX7)의 연결 위치(3)는 부화소(PX8)의 연결 위치(4) 및 부화소(PX8')의 연결 위치(6')와 중복되므로 부화소(PX7, PX7')의 연결 위치(3, 3') 또한 제외된다.Similarly, the connection position 3 of the subpixel PX7 overlaps the connection position 4 of the subpixel PX8 and the connection position 6 'of the subpixel PX8', so that the subpixels PX7 and PX7 ' Connection positions 3 and 3 'are also excluded.

이렇게 되면 부화소(PX7, PX7')의 가능한 연결 위치가 없으므로 이는 성립하지 않는다.This does not hold because there is no possible connection location of the subpixels (PX7, PX7 ').

따라서 적어도 하나의 짝부화소는 도 3의 연결 위치(3)의 관계를 가진다. 이것은 결국, 연결 위치(3)의 관계를 가지는 짝부화소는 데이터 구동부(500)가 도트 반전을 하는 경우에 색상별 반전을 할 수 없음을 뜻한다.Thus at least one pair of pixels has a relationship of the connection position 3 of FIG. 3. This means that the paired pixels having the relation of the connection position 3 cannot be inverted for each color when the data driver 500 performs dot inversion.

따라서 데이터 구동부(500)가 컬럼 반전을 행하는 경우에는 모든 부화소에 대해서 색상별 반전이 가능하며 도트 반전을 행하는 경우에는 불가능하다. 또한 이는 모든 행의 모든 부화소에 대해서 성립하여야 하므로 주기적으로 극성이 반전되는 N×1(N은 2 이상) 반전도 적용할 수 없다.Therefore, when the data driver 500 performs column inversion, color subtraction is possible for all subpixels, and dot inversion is not possible. In addition, since this must be true for all subpixels in all rows, N × 1 inversion, in which the polarity is inverted periodically (N is 2 or more), is not applicable.

정리하면 다음과 같다.In summary, it is as follows.

1.2.1 짝부화소는 서로 다른 쪽 데이터선에 연결되어야 한다.1.2.1 Paired pixels shall be connected to different data lines.

그런데 컬럼 반전의 경우 모든 화소행에 대하여 한 화소 내에서 인접한 부화소의 극성이 반대가 되려면, 한 화소 내의 모든 부화소가 동일한 방향 쪽의 데이터선에 연결되어 있어야 한다.However, in the case of column inversion, in order for the polarities of adjacent subpixels in one pixel to be reversed for all pixel rows, all subpixels in one pixel must be connected to data lines in the same direction.

1.2.2 한 화소 내의 모든 부화소는 동일한 쪽의 데이터선에 연결된다.1.2.2 All subpixels within a pixel are connected to the same data line.

도 10 및 도 11은 이러한 예를 보여주고 있다. 인접한 화소의 부화소는 반대 쪽 데이터선에 연결되어 있고 한 화소 내의 부화소는 모두 동일한 쪽의 데이터선에 연결되어 있다. 도 10의 경우는 홀수 행 짝수 번째 화소 또는 짝수 행 홀수 번째 화소의 백색 부화소(W)를 제외한 나머지 부화소가 모두 아래쪽 게이트선에 연결되어 있는 배열이고, 도 11의 경우는 홀수 행 홀수 번째 화소 또는 짝수 행 짝수 번째 화소의 적색 부화소(R)를 제외한 나머지 부화소가 모두 아래쪽 게이트선에 연결되어 있는 배열이다.10 and 11 illustrate this example. Subpixels of adjacent pixels are connected to opposite data lines, and subpixels within one pixel are all connected to the same data line. In the case of FIG. 10, the subpixels except for the white subpixel W of the odd-numbered even-numbered pixels or the even-numbered odd-numbered pixels are all connected to the lower gate line. In FIG. 11, the odd-numbered odd-numbered pixels Alternatively, the remaining subpixels except the red subpixel R of the even-numbered even-numbered pixels are connected to the lower gate line.

그런데 인접한 두 화소 중 첫 번째 화소의 한 배치에 대하여 두 번째 화소의 각 부화소는 위쪽 게이트선과 아래쪽 게이트선 중 하나에 선택적으로 연결될 수 있으므로 이 경우에 가능한 총 배열의 수는 2⁴=16 가지가 된다. 그러나 동일한 데이터선에 연결되는 인접한 두 부화소의 경우 하나의 연결 위치가 결정되면 다른 화소의 연결 위치도 결정된다. 예들 들어 도 4에서 홀수 행에서 홀수 번째 가장 왼쪽 R 부화소가 아래 쪽 게이트선에 연결되므로 짝수 번째 가장 오른쪽 W 부화소는 위쪽 게이트선에 연결될 수밖에 없다. 따라서 실제로는 2³=8 가지가 된다. 여기에 첫 번째 화소의 부화소들은 각각 아래쪽 게이트선과 위쪽 게이트선 중 하나에 선택적으로 연결될 수 있으므로, 가능한 총 배열의 수는 2⁴×2³=2⁷=128 가지가 될 것이다.However, for one arrangement of the first of the two adjacent pixels, each subpixel of the second pixel can be selectively connected to one of the upper gate line and the lower gate line, so in this case, the total number of possible arrays is 2 ⁴ = 16. do. However, in the case of two adjacent subpixels connected to the same data line, when one connection position is determined, the connection position of another pixel is also determined. For example, in FIG. 4, since the odd-numbered leftmost R subpixel is connected to the lower gate line in the odd-numbered row, the even-numbered rightmost W subpixel may be connected to the upper gate line. So in reality 2 ³ = 8 things. Here, the subpixels of the first pixel can be selectively connected to one of the lower gate line and the upper gate line, respectively, so that the total number of possible arrangements will be 2 ⁴ x 2 ³ = 2 ⁷ = 128.

한편 일부 짝부화소에 대해서는 반전 구동을 하지 않는다면 이러한 구조에 2M×1 (M=1, 2, ...) 반전을 하더라도 그 짝부화소를 제외한 나머지 짝부화소들에 대해서는 도트 반전을 구현할 수 있다.On the other hand, if the inversion driving is not performed on some paired pixels, even if 2M × 1 (M = 1, 2, ...) inversion is performed on the structure, dot inversion may be implemented on the remaining paired pixels except the paired pixel.

도 12는 도 10에 도시한 화소 구조에 2×1 반전을 적용한 예를 보여주고 있는데, 홀수 행에서는 백색 부화소(W)를 제외한 모든 부화소가 도트 반전을 하고 있고 짝수 행에서는 모든 부화소가 도트 반전을 한다. 열 방향으로 보면 두 행마다 한 번씩 반전을 하는 형태이다.FIG. 12 shows an example in which 2x1 inversion is applied to the pixel structure shown in FIG. 10. In the odd rows, all subpixels except the white subpixel W are dot inverted, and in the even rows, all subpixels are inverted. Do the dot inversion. In the column direction, it flips once every two rows.

이와 같은 배열의 경우 공통 전극(270)을 기준으로 볼 때 한 화소열의 짝부화소가 도트 반전을 하고 있으므로 공통 전극(270)에 의한 수평 크로스토크는 사라진다.In such an arrangement, when the paired pixels of one pixel column are dot inverted based on the common electrode 270, the horizontal crosstalk by the common electrode 270 disappears.

또한 하나의 게이트선에 연결된 짝부화소가 극성이 반전되므로 게이트선의 기생 용량으로 인한 수평 크로스토크 또한 차단할 수 있다. 예를 들어 도 5에 도시한 예의 경우 게이트선(G_j)에 연결된 적색 부화소(R)들은 모두 극성이 (-)이므로 게이트선의 기생 용량으로 인한 수평 크로스토크는 여전히 줄어들지 않으며 상하로 분산시켜주는 역할을 할 뿐이지만, 도 10에서 게이트선(Gj)에 연결된 적색 부화소(R)들은 (+)와 (-)를 반복한다.In addition, since the paired pixels connected to one gate line are inverted in polarity, horizontal crosstalk due to parasitic capacitance of the gate line may be blocked. For example, in the example shown in FIG. 5, since the red subpixels R connected to the gate line G _j are all polarized with negative polarity, the horizontal crosstalk due to the parasitic capacitance of the gate line is still not reduced and distributed up and down. In FIG. 10, the red subpixels R connected to the gate line Gj repeat (+) and (−).

이 배열의 경우 또한 컬럼 반전의 이점인 전력 소모의 감소를 기대할 수 있으며 수직 크로스토크 역시 차단할 수 있다.This arrangement also expects reduced power dissipation, which is an advantage of column reversal, and can also block vertical crosstalk.

2. 바둑판 구조2. checkerboard structure

도 13 내지 도 18은 바둑판 구조의 4색 화소 배치를 보여주고 있다. 13 to 18 show four color pixel arrangements of the checkerboard structure.

바둑판 구조는 2×2 행렬로 배치된 인접한 적색, 녹색, 청색 및 백색 부화소로 이루어진 화소가 행 방향, 열 방향으로 반복해서 배치되어 있는 형태이다.The checkerboard structure is a form in which pixels consisting of adjacent red, green, blue, and white subpixels arranged in a 2x2 matrix are repeatedly arranged in a row direction and a column direction.

이러한 배치에서 두 짝부화소가 각각 (i,j), (k,l)로 표시된다고 하자. 각 부화소에 인접하여 그 부화소와 연결될 수 있는 게이트선과 데이터선은 각각 아래위와 좌우 두 개씩이라는 점을 고려하면,Suppose two paired pixels in this arrangement are represented by (i, j) and (k, l), respectively. Considering that the gate lines and the data lines adjacent to each subpixel and connected to the subpixel are two up, down, left, and right, respectively,

k=i 또는 k=i±1,k = i or k = i ± 1,

l=j+2 또는 l=(j+2)±1l = j + 2 or l = (j + 2) ± 1

이다.to be.

여기서도 마찬가지로 (k,l)=(i,j+2)인 경우는 배제한다.Here too, the case where (k, l) = (i, j + 2) is excluded.

바둑판 화소 구조에서는 하나의 화소가 두 개의 부화소행을 차지하고 있으므로 기본적으로 2N×1 반전을 고려하는 것이 바람직하며 본 실시예에서는 2×1 반전을 행하는 것으로 한다.In the checkerboard pixel structure, since one pixel occupies two subpixel rows, it is preferable to consider 2N × 1 inversion basically. In this embodiment, 2 × 1 inversion is performed.

홀수 번째 게이트선에 게이트 온 전압(V_on)이 인가될 때 데이터 구동부(500)에서 출력되는 데이터 전압을 홀수 번째 데이터 전압이라 하고 짝수 번째 게이트선에 게이트 온 전압(V_on)이 인가될 때 데이터 구동부(500)에서 출력되는 데이터 전압을 짝수 번째 데이터 전압이라고 하며, 임의의 홀수 번째 데이터 전압과 그 다음 짝수 번째 데이터 전압의 극성은 동일하다고 하자. 그러면 임의의 짝수 번째 데이터 전압과 그 다음 홀수 번째 데이터 전압의 극성은 서로 반대이다.When the gate-on voltage V _on is applied to the odd-numbered gate line The data voltage output from the data driver 500 is called the odd-numbered data voltage and data when the gate-on voltage V _on is applied to the even-numbered gate line. The data voltage output from the driver 500 is called an even-numbered data voltage, and the polarity of an arbitrary odd-numbered data voltage and the next even-numbered data voltage is the same. The polarity of any even data voltage and the next odd data voltage is then opposite.

홀수 번째 부화소행의 경우에는 전단의 게이트선, 즉 전단의 짝수 번째 게이트선 및 해당 홀수 번째 게이트선과 연결될 수 있다. 따라서 극성이 다른 두 데이터 전압을 인가 받을 수 있다. 그러므로 도트 반전의 경우와 마찬가지로 생각하면 된다. 즉, 두 짝부화소가In the case of an odd-numbered subpixel row, it may be connected to the gate line of the front end, that is, the even gate line of the front end and the corresponding odd-numbered gate line. Therefore, two data voltages having different polarities may be applied. Therefore, it is possible to think as in the case of dot inversion. That is, two paired pixels

(k,l)=(i±1, j+2) 또는 (i, j+2±1)(k, l) = (i ± 1, j + 2) or (i, j + 2 ± 1)

의 관계를 충족하여야 한다. 이는 두 짝부화소가 다른 게이트선, 같은 쪽 데이터선에 연결되거나, 같은 게이트선, 다른 쪽 데이터선에 연결되어야 한다는 뜻이다.The relationship of This means that two pairs of pixels must be connected to different gate lines, the same data line, or to the same gate line and the other data line.

반대로 짝수 번째 부화소행의 경우에는 홀수 번째 게이트선과 그 다음 짝수 번째 게이트선에 연결될 수 있으므로, 극성이 동일한 컬럼 반전의 경우와 마찬가지로 대응하는 두 짝부화소가On the contrary, in the case of an even subpixel row, it may be connected to the odd gate line and the next even gate line.

l=j+2±1l = j + 2 ± 1

이어야 한다. 이는 두 짝부화소가 다른 데이터선에 연결되어야 한다는 뜻이다.Should be This means that two paired pixels must be connected to different data lines.

이를 도 13에 나타내었다. 즉, 홀수 번째 부화소행의 경우 주어진 위치의 부화소에 대하여 그 짝부화소의 위치가 1, 2로 주어지고 짝수 번째 부화소행의 경우에는 주어진 위치의 부화소에 대하여 그 짝부화소의 위치가 3, 4로 주어진다.This is shown in FIG. 13. That is, in the case of an odd subpixel row, the position of the even pixel is given as 1, 2 for the subpixel at the given position, and in the case of the even subpixel row, the position of the even pixel is 3, 4 for the subpixel at the given position. Is given by

임의의 부화소행은 홀수 번째 부화소행일 수도 있고 짝수 번째 부화소행일 수도 있다. 따라서 좁은 의미의 도트 반전과 컬럼 반전의 경우에 모두 색상별 극성 반전을 할 수 있어야 하며 이 때의 부화소 배치는Any subpixel row may be an odd subpixel row or an even subpixel row. Therefore, in the case of narrow dot inversion and column inversion, polarity inversion by color should be possible.

(k,l)=(i, j+2±1)(k, l) = (i, j + 2 ± 1)

를 충족하는 것이다.To meet.

이를 다르게 표현하면 다음과 같다.If this is expressed differently,

2.1 짝부화소는 동일한 게이트선, 서로 다른 쪽 데이터선에 연결된다.2.1 Pair pixels are connected to the same gate line and to the other data line.

이것이 이 구조에서 중요한 첫째 배열 원칙이다. This is the first arrangement principle important in this structure.

도 13에서 보면 연결 위치(1, 4)는 제외된다.In FIG. 13, the connection positions 1 and 4 are excluded.

배열의 두 번째 원칙은 다음과 같다.The second principle of arrays is as follows:

2.2 아래위로 인접한 두 개의 부화소쌍은 둘 사이의 게이트선에 연결하거나 서로 반대 쪽 게이트선에 연결한다.2.2 Two adjacent subpixel pairs up and down are connected to the gate line between them or to the opposite gate line.

구조적으로 간단하게 하기 위하여 행 방향으로 반복되는 두 개의 화소 구조가 열 방향으로도 반복되는 경우와 열 방향으로는 동일한 화소 구조를 가지는 경우를 나누어 생각한다.For the sake of structural simplicity, the case where two pixel structures repeated in the row direction are repeated in the column direction and the same pixel structure in the column direction is considered.

먼저 열 방향으로 동일한 화소 구조가 반복되는 경우를 고려하자.Consider first the case where the same pixel structure is repeated in the column direction.

아래위로 인접한 두 개의 부화소쌍이 같은 쪽 게이트선에 연결되는 경우는 도 14a에서처럼 한 부화소열의 모든 부화소가 동일한 데이터선에 연결되거나 도 14b에서처럼 왼쪽, 오른쪽 데이터선에 번갈아 연결되는 경우의 두 가지가 있다.Two subpixel pairs adjacent to each other up and down are connected to the same gate line, as shown in FIG. 14A, when all subpixels of one subpixel column are connected to the same data line or alternately to the left and right data lines as shown in FIG. 14B. There is.

도 14a의 경우에는 각각 한 열의 부화소들이 모두 오른쪽 데이터선에 연결되고 이에 따라 그 짝부화소열의 부화소들이 모두 왼쪽 데이터선에 연결된다. 이 경우 두 짝부화소열 사이의 부화소열에 속하는 부화소(PX1, PX2)들은 연결할 게이트선과 데이터선의 쌍이 없어지므로 이러한 구조는 성립하지 않는다.In the case of FIG. 14A, all of the subpixels of one column are connected to the right data line, and thus all of the subpixels of the pair of pixel columns are connected to the left data line. In this case, since the subpixels PX1 and PX2 belonging to the subpixel columns between the two paired pixel columns do not have a pair of gate lines and data lines to be connected, such a structure does not hold.

도 14b의 경우에는 홀수 번째 부화소행의 두 번째 부화소행의 부화소(PX1)는 아래 쪽 게이트선에 연결될 수밖에 없으며(연결 위치 1, 2) 이의 짝부화소(PX2) 역시 아래쪽 게이트선에 연결될 수밖에 없다(연결 위치 1', 2'). 그러나 부화소(PX2)에 인접한 두 데이터선이 모두 아래쪽 게이트선과 쌍을 이루어 그 아래 부화소열의 두 부화소(PX3, PX4)와 연결되어 있기 때문에 연결할 수 있는 게이트선, 데이터선의 쌍이 존재하지 않으므로 이 구조 또한 성립할 수 없다.In the case of FIG. 14B, the subpixel PX1 of the second subpixel row of the odd-numbered subpixel row may be connected to the lower gate line (connection positions 1 and 2), and the pair of pixels PX2 may also be connected to the lower gate line. (Connection positions 1 ', 2'). However, since the two data lines adjacent to the subpixel PX2 are paired with the lower gate line and connected to the two subpixels PX3 and PX4 of the subpixel column below, there is no pair of gate lines and data lines that can be connected. The structure also cannot be established.

따라서 위와 같은 원칙이 성립하며, 이러한 원칙에 따라 배열된 구조가 도 15에 도시되어 있다.Therefore, the above principle holds and a structure arranged according to this principle is shown in FIG. 15.

다음, 열 방향으로 다른 두 개의 화소 구조가 반복되는 경우를 고려하자.Next, consider the case where two different pixel structures are repeated in the column direction.

이 경우에는 짝부화소가 항상 반대쪽 데이터선에 연결되고 그 구조가 열 방향으로도 나타나므로 도 16과 같은 배열 또는 도 16에서 연결된 게이트선이 아래위가 바뀐 배열이 나온다.In this case, since the paired pixel is always connected to the opposite data line and the structure is also shown in the column direction, the arrangement shown in FIG. 16 or the arrangement in which the gate line connected in FIG. 16 is upside down is shown.

이 경우 두 짝부화소열 사이의 부화소열에 속하는 부화소(PX2)는 연결할 게이트선과 데이터선의 쌍이 없어지므로 이러한 구조는 성립하지 않는다.In this case, the sub-pixel PX2 belonging to the sub-pixel column between the two paired pixel columns does not have a pair of the gate line and the data line to be connected, so this structure does not hold.

도 17은 이러한 구조의 예로서 각 색상별 도트 반전이 제대로 이루어지고 있음을 보여주고 있다.17 shows that the dot inversion for each color is properly performed as an example of such a structure.

정리하자면 부화소를 게이트선 및 데이터선에 연결하는 대원칙, 즉 하나의 부화소는 한 쌍의 게이트선 및 데이터선에 고유하게 연결된다는 원칙 하에 첫째, 짝부화소는 서로 다른 쪽 데이터선에 연결하고, 둘째, 아래위로 인접한 하나의 부화소쌍은 둘 사이의 게이트선에 연결하거나 서로 반대 쪽 게이트선에 연결함으로써 성공적인 색상별 극성 반전을 얻을 수 있다.In summary, under the principle of connecting a subpixel to a gate line and a data line, that is, a subpixel is uniquely connected to a pair of gate lines and a data line, first, a pair of pixels is connected to different data lines, Second, a pair of up and down adjacent subpixel pairs can be connected to the gate line between the two or the opposite gate line to achieve a successful color-by-color polarity inversion.

이렇게 되면, 각 화소의 두 부화소열 중에서 한 열의 부화소쌍은 둘 사이의 게이트선에 연결되고 다른 열의 부화소쌍은 서로 반대쪽 게이트선에 연결되는 구조가 나온다.In this case, a subpixel pair of one column of the two subpixel columns of each pixel is connected to the gate line between the two, and the subpixel pair of the other column is connected to the opposite gate line.

이러한 구조를 가지는 화소의 부화소 배열의 경우의 수는 모두 16가지이다. 즉, 한 열의 부화소쌍이 둘 사이의 게이트선에 연결되는 경우의 수가 2가지, 다른 열의 부화소쌍이 서로 반대쪽 게이트선에 연결되는 경우의 수가 2×2=4 가지이므로 총 2×4=8 가지인데, 첫째 열의 두 부화소가 둘 사이의 게이트선에 연결되고 둘째 열의 두 부화소가 반대쪽의 게이트선에 연결되는 경우와 그 반대인 경우의 두 가지 경우가 있으므로 전체 경우의 수는 2×8=16이 된다.The number of subpixel arrays of pixels having such a structure is 16 in all. That is, two subpixel pairs in one column are connected to the gate lines between the two, and 2x4 = 8 branches in total when the subpixel pairs in the other column are connected to the opposite gate lines. There are two cases where the two subpixels in the first column are connected to the gate line between the two and the two subpixels in the second column are connected to the opposite gate line and vice versa, so the total number of cases is 2 × 8 = 16.

이를 표시 영역 전체에 걸쳐 배열할 때에는 다음과 같은 순서로 배열한다.When arranging them over the entire display area, they are arranged in the following order.

(1) 상하로 인접한 두 개의 부화소행(이하 제1 및 제2 부화소행)에 각각 속하는 임의의 한 쌍의 부화소(이하 "기준 부화소쌍")를 둘 사이를 통과하는 게이트선에 같이 연결하되, 서로 다른 데이터선에 연결한다.(1) Any pair of subpixels (hereinafter referred to as "reference subpixel pairs") belonging to two vertically adjacent subpixel rows (hereinafter referred to as "first and second subpixel rows") may be connected together to a gate line passing between them. Connect to different data line.

(2) 기준 부화소쌍으로부터 행 방향으로 홀수 열만큼 떨어진 부화소쌍은 서로 반대쪽 게이트선에 연결한다.(2) Subpixel pairs separated by odd columns in the row direction from the reference subpixel pair are connected to opposite gate lines.

(3) 기준 부화소쌍으로부터 행 방향으로 4의 배수 열만큼 떨어진 부화소쌍은 기준 부화소쌍과 동일한 위치의 게이트선 및 데이터선에 연결한다.(3) The subpixel pairs spaced apart by a multiple of four in the row direction from the reference subpixel pair are connected to the gate line and the data line at the same position as the reference subpixel pair.

(4) 기준 부화소쌍으로부터 행 방향으로는 짝수지만 4의 배수가 아닌 열만큼 떨어진 부화소쌍은 기준 부화소쌍과 동일한 게이트선, 반대 위치의 데이터선에 연결한다.(4) The subpixel pairs which are even in the row direction from the reference subpixel pair but separated by a column not a multiple of 4 are connected to the same gate line as the reference subpixel pair and the data line of the opposite position.

(5) 제2 부화소행과 이에 인접한 제3 부화소행의 각 부화소쌍 또는 제1 부화소행과 이에 인접한 제4 부화소행의 각 부화소쌍에 대해서는 (1) 내지 (4)와 동일한 방식으로 배열하되, 행 방향으로 한 열씩 어긋나게 배치한다.(5) Arrange each subpixel pair of the second subpixel row and the third subpixel row adjacent thereto or each subpixel pair of the first subpixel row and the fourth subpixel row adjacent thereto in the same manner as in (1) to (4), Arrange them one by one in the row direction.

(6) 다른 부화소행에 대해서도 (1) 내지 (5)의 과정을 되풀이한다. (6) Repeat the process of (1) to (5) for other subpixel row.

이와 같이 하면, 공통 전극(270)에 대해서뿐 아니라, 게이트선 및 데이터선에 대해서도 동색의 부화소별 극성 반전이 이루어지므로 모든 형태의 크로스토크가 사라진다.In this case, since the polarity inversion for each subpixel of the same color is performed not only for the common electrode 270 but also for the gate line and the data line, all forms of crosstalk disappear.

지금까지 데이터 구동부(500)가 2×1 반전을 수행하는 것을 고려하였으나 2N×1 반전을 하는 경우에는 각 색상별로 볼 때 N×1 반전을 하는 셈이 된다.So far, the data driver 500 considers performing 2 × 1 inversion, but in the case of 2N × 1 inversion, N × 1 inversion is performed for each color.

3. 배열 원칙의 확장3. Expansion of arrangement principles

2.1 및 2.2에 제시한 원칙을 확장하면 4색 화소 구조뿐 아니라 기타 다수 색의 화소 구조에서 원하는 여러 형태의 반전을 구현할 수 있다.By extending the principles set out in 2.1 and 2.2, we can achieve the desired type of inversion in the four-color pixel structure as well as many other color pixel structures.

앞의 바둑판 구조에서는 2×2 행렬 형태로 배열된 부화소로 이루어진 화소를 고려하였는데 이를 화소가 아니라 하나의 부화소군으로서 간주하면 된다. 즉, 각 부화소군은 세로로 인접한 두 개의 부화소쌍을 포함하며, 그 중에서 한 부화소쌍을 둘 사이에 위치한 동일한 게이트선, 반대쪽 데이터선에 연결하고, 다른 부화소쌍은 서로 반대쪽 게이트선에 연결한다.In the above checkerboard structure, a pixel composed of subpixels arranged in a 2 × 2 matrix is considered, and it can be regarded as a subpixel group instead of a pixel. That is, each subpixel group includes two vertically adjacent subpixel pairs, and one subpixel pair is connected to the same gate line and the opposite data line positioned between the two subpixel pairs, and the other subpixel pair is connected to the opposite gate line.

다음, 이러한 부화소군 중에서 짝부화소군을 앞의 바둑판 구조에서의 짝부화소와 동일한 방식으로 정의한다. 즉, 짝부화소군의 짝부화소들은 동일한 쪽 게이트선, 반대쪽 데이터선에 연결된다.Next, the paired pixel group among these subpixel groups is defined in the same manner as the paired pixel in the previous board structure. That is, the paired pixels of the paired pixel group are connected to the same gate line and the opposite data line.

한편, 각 부화소군에서 첫째 열의 부화소쌍이 동일한 게이트선에 연결되어 있다고 하고 첫째 행, 첫째 열의 부화소(이하 "제1 부화소"라 함)를 (i, j)라 하자.Meanwhile, in each subpixel group, the subpixel pairs of the first column are connected to the same gate line, and the subpixels of the first row and the first column (hereinafter referred to as "first subpixel") are (i, j).

둘째 행, 첫째 열의 부화소(이하 "제2 부화소"라 함)는 (i, j+1)로 표현될 수 있으므로 N×1(N은 자연수) 도트 반전, 컬럼 반전 가릴 것 없이 기준 부화소에 대하여 항상 극성이 반대이다.The subpixels of the second row and first column (hereinafter referred to as "second subpixels") can be expressed as (i, j + 1), so N × 1 (N is a natural number) dot inversion and column inversion without reference to subpixels. The polarity is always reversed with respect to.

첫째 행, 둘째 열의 부화소(이하 "제3 부화소"라 함)는 (i-1, j+1) 또는 (i-1, j+2)이고, 기준 부화소에 대하여 전자의 경우에는 동일 극성, 후자의 경우에는 반대 극성이 된다.The subpixels in the first row and second column (hereinafter referred to as "third subpixel") are (i-1, j + 1) or (i-1, j + 2), the same for the former with respect to the reference subpixel. In the latter case, the polarity is reversed.

둘째 행, 둘째 열의 부화소(이하 "제4 부화소"라 함)는 (i+1, j+1) 또는 (i+1, j+2)이다. 제4 부화소는 행 방향으로 인접한 제2 부화소에 대하여 전자의 경우에는 반대 극성, 후자의 경우에는 동일 극성이다. 열 방향으로 인접한 제3 부화소과 비교할 때 제3 부화소가 (i-1, j+1)이고 제4 부화소가 (i+1, j+1)이거나 제3 부화소가 (i-1, j+2)이고 제4 부화소가 (i+1, j+2)이면 도트 반전, 컬럼 반전 가릴 것 없이 동일 극성이다. 제3 부화소가 (i-1, j+1)이고 제4 부화소가 (i+1, j+2)이거나 제3 부화소가 (i-1, j+2)이고 제4 부화소가 (i+1, j+1)일 때는, 도트 반전이면 서로 반대 극성, 컬럼 반전이면 같은 극성이다.The subpixels in the second row and second column (hereinafter referred to as "fourth subpixel") are (i + 1, j + 1) or (i + 1, j + 2). The fourth subpixel has the opposite polarity for the former and the same polarity for the latter with respect to the second subpixel adjacent in the row direction. Compared with the third subpixel adjacent in the column direction, the third subpixel is (i-1, j + 1) and the fourth subpixel is (i + 1, j + 1) or the third subpixel is (i-1, j + 2) and the fourth subpixel is (i + 1, j + 2), the polarity is the same regardless of dot inversion and column inversion. The third subpixel is (i-1, j + 1) and the fourth subpixel is (i + 1, j + 2) or the third subpixel is (i-1, j + 2) and the fourth subpixel is In the case of (i + 1, j + 1), the polarities are opposite to each other when the dot is inverted and the same polarities are the same when the column is reversed.

이와 같은 극성 관계를 고려하여 부화소군 내의 부화소 배치와 짝부화소군의 배치 및 데이터 구동부(500)가 수행하는 반전의 종류를 적절히 맞춰주면 원하는 반전 형태를 얻을 수 있다. 단 하나의 부화소는 한 쌍의 게이트선 및 데이터선에 고유하게 연결된다는 원칙을 항상 염두에 두어야 한다.In consideration of the polarity relationship, the desired inversion pattern can be obtained by properly matching the subpixel arrangement in the subpixel group, the arrangement of the pair pixel group, and the type of inversion performed by the data driver 500. It should always be kept in mind that only one subpixel is uniquely connected to a pair of gate lines and data lines.

(1) 상하로 인접한 두 개의 부화소행(이하 제1 및 제2 부화소행)에 각각 속하는 임의의 한 쌍의 부화소(이하 "기준 부화소쌍")를 둘 사이를 통과하는 게이트선에 같이 연결한다.(1) Any pair of subpixels (hereinafter referred to as "reference subpixel pairs") belonging to two vertically adjacent subpixel rows (hereinafter referred to as "first and second subpixel rows") are connected together to a gate line passing between them. .

(3) 행 방향으로 극성을 바꾸어야 할 위치의 부화소쌍은 기준 부화소쌍과 동일한 게이트선, 반대 위치의 데이터선에 연결한다.(3) The subpixel pair at the position where the polarity is to be changed in the row direction is connected to the same gate line as the reference subpixel pair and the data line at the opposite position.

(4) 열 방향으로는 데이터 구동부(500)에 인가되는 반전 제어 신호(RVS)를 제어하여 원하는 행 단위로 극성을 반전시킨다.(4) The inversion control signal RVS applied to the data driver 500 is controlled in the column direction to invert the polarity in units of desired rows.

예를 들면 바둑판 구조의 4색 화소 배열에서는 화소 내부의 부화소 배치는 고려할 필요가 없고 짝화소의 배치와 데이터 구동부(500)의 반전 형태만을 고려하면 된다. 행 방향으로는 짝화소를 번갈아 배치하면 색상별 N×1 반전, 두 개씩 번갈아 배치하면 색상별 N×2 반전 등이 된다. 열 방향으로는 데이터 구동부(500)의 반전 형태를 고려하여야 하는데, 예를 들면 컬럼 반전이나 좁은 의미의 도트 반전의 경우, 짝화소를 번갈아 배치하면 색상별 1×N 반전, 두 개씩 번갈아 배치하면 색상별 2×N 반전 등이 된다.For example, in the four-color pixel array of the checkerboard structure, the subpixel arrangement in the pixel need not be considered, and only the arrangement of the paired pixels and the inverted form of the data driver 500 need to be considered. In the row direction, Nx1 inversion for each color is inverted by alternate pixels, and Nx2 inversion for each color is alternately arranged in two rows. In the column direction, the inversion form of the data driver 500 should be considered. For example, in the case of column inversion or dot inversion of a narrow meaning, 1 × N inversion for each color is alternately arranged, and color is alternately arranged in two. 2 × N inversion and so on.

도 18에는 바둑판 구조의 4색 화소 배열에서 짝화소를 행 방향으로 두 개씩 번갈아 배치하고 열 방향으로는 하나의 화소만을 배치한 구조가 나타나 있다. 데이터 구동부(500)의 반전 형태는 도트 반전이며 색상별로는 2×2 반전이다.FIG. 18 shows a structure in which paired pixels are alternately arranged in a row direction and only one pixel is arranged in a column direction in a four-color pixel array of a checkerboard structure. The inversion form of the data driver 500 is dot inversion and 2 × 2 inversion for each color.

이러한 배치를 삼색 화소 구조의 경우에도 적용할 수 있다.This arrangement can also be applied to the case of a tricolor pixel structure.

예를 들어, 앞에서 정의한 제1 부화소가 (i, j)일 때 데이터 구동부(500)가 도트 반전을 한다면, 제3 부화소를 (i-1, j+2)로 하고, 제4 부화소를 (i+1, j+1)로 하면 하나의 부화소군 내에서 인접한 부화소는 극성이 반대가 된다. 따라서 동일한 부화소군만을 행 방향 및 열 방향으로 계속 배열하면 색상별 1×1 도트 반전 형태가 구현된다. 데이터 구동부(500)가 컬럼 반전을 한다면, 제3 부화소를 (i-1, j+1)로 하고, 제4 부화소를 (i+1, j+2)로 하면 색상별 1×1 도트 반전 형태가 구현된다.For example, if the data driver 500 performs dot inversion when the first subpixel defined above is (i, j), the third subpixel is set to (i-1, j + 2) and the fourth subpixel is used. If (i + 1, j + 1) is set, the adjacent subpixels in one subpixel group have opposite polarities. Therefore, if only the same subpixel group is continuously arranged in the row direction and the column direction, 1 × 1 dot inversion for each color is realized. When the data driver 500 performs column inversion, when the third subpixel is set to (i-1, j + 1) and the fourth subpixel is set to (i + 1, j + 2), 1 × 1 dot for each color is used. An inverted form is implemented.

도 19는 짝부화소군을 행 방향으로 번갈아 배치한 후에 컬럼 반전을 적용한 것으로서 색상별 1×2 반전을 구현한 예를 보여준다.FIG. 19 illustrates an example of implementing 1 × 2 inversion for each color by applying column inversion after alternately arranging paired pixel groups in a row direction.

이상에서 설명한 스프라이프 구조와 바둑판 구조의 화소 배열을 가지는 4색 액정 표시 장치에서는 한 행의 부화소가 서로 다른 게이트선에 연결되어 있고 하나의 데이터선에는 서로 다른 색상의 부화소가 연결되어 있으므로, 입력되는 영상 데이터의 배열을 신호 제어부(600) 또는 데이터 구동부(500)에서 바꾸어 줄 필요가 있다. 이를 위하여 스트라이프 구조에서는 한 행 분량의 데이터를 저장할 라인 버퍼가 필요하고, 바둑판 구조에서는 2 행 분량의 데이터를 저장할 라인 버퍼가 필요하다. 이들을 이용하여 들어오는 데이터를 일단 저장한 다음 재배치하여 출력한다.In the four-color liquid crystal display having the spline structure and the checkerboard pixel array described above, since one row of subpixels is connected to different gate lines and one data line is connected to subpixels of different colors, It is necessary to change the arrangement of the input image data in the signal controller 600 or the data driver 500. To this end, a stripe structure requires a line buffer to store one row of data and a checkered structure requires a line buffer to store two rows of data. Using them, the incoming data is stored once and then rearranged and output.

한편, 도 17에 도시된 바와 같은 화소 구조를 가지는 박막 트랜지스터 표시판의 구체적인 배치도가 도 20에 도시되어 있고, 정렬 오차가 발생한 경우의 TFT의 구조를 일부 확대 도시한 도면이 도 21에 도시되어 있다. Meanwhile, a detailed layout view of the thin film transistor array panel having the pixel structure as shown in FIG. 17 is shown in FIG. 20, and an enlarged view of the structure of the TFT when the alignment error occurs is shown in FIG. 21.

도 20에 도시된 바와 같이, 박막 트랜지스터(이하 'TFT' 라 함)(T)는 ⊂ 타입 또는 ⊃ 타입으로 형성되어 있다. As shown in FIG. 20, the thin film transistor (hereinafter referred to as 'TFT') T is formed of a fin type or a fin type.

그러나, ⊂ 타입 또는 ⊃ 타입의 TFT를 가지는 박막 트랜지스터 표시판은 박막 트랜지스터 표시판을 이루는 박막층들 간에 정렬 오차(alignment error)가 발생할 경우, 킥백 전압(kick back voltage)의 차이가 생겨서 각 화소(pixel)별로 밝기에 차이가 발생하게 된다. However, a thin film transistor array panel having a thin film transistor type or a thin film type TFT has a kickback voltage difference when an alignment error occurs between the thin film layers constituting the thin film transistor array panel. There is a difference in brightness.

이하에서 도 20 및 도 21을 참조하여 이를 상세히 설명한다. Hereinafter, this will be described in detail with reference to FIGS. 20 and 21.

도 20에 도시된 바와 같이, 적색 부화소(R)의 경우, TFT가 적색 부화소의 좌하부에 위치한 A 그룹(R+), TFT가 적색 부화소의 우하부에 위치한 B 그룹(R-)으로 분류할 수 있다. As shown in FIG. 20, in the case of the red subpixel R, the TFTs are group A (R +) located at the lower left of the red subpixel, and the TFTs are group B (R-) located at the lower right of the red subpixel. Can be classified.

도 21에 도시된 바와 같이, 게이트선(121)이 데이터선(171)에 비해 오른쪽으로 쉬프트(shift)되어서 정렬 오차가 발생한다면, 그룹 A의 적색 부화소들(R+)은 게이트 전극(124)과 드레인 전극(175)간의 중첩 폭(L1)이 증가하므로 게이트 전극(124)과 드레인 전극(175)간의 기생 용량인 Cgd가 증가하게 되고, 그룹 B의 적색 부화소들(R-)은 게이트 전극(124)과 드레인 전극(175)간이 중첩 폭(L2)이 증가하므로 Cgd가 감소하게 된다.As shown in FIG. 21, if an alignment error occurs because the gate line 121 is shifted to the right side relative to the data line 171, the red subpixels R + of the group A are the gate electrode 124. Since the overlap width L1 between the drain electrode 175 and the drain electrode 175 increases, the parasitic capacitance Cgd between the gate electrode 124 and the drain electrode 175 increases, and the red subpixels R− of the group B are the gate electrode. Since the overlap width L2 increases between 124 and the drain electrode 175, Cgd decreases.

따라서, 그룹 A의 적색 부화소들(R+)과 그룹 B의 적색 부화소들(R-)은 킥백 전압에 차이가 발생하게 되며, 따라서, 그룹 A의 적색 부화소들(R+)과 그룹 B의 적색 부화소들(R-)의 휘도는 달라지게 된다. 이는 액정 패널 전체를 보았을 때 2x2 모양의 격자가 있는 듯한 형태로 나타나며, 화소 불량이 된다. 그리고, 이러한 현상은 녹색 부화소(G), 청색 부화소(B) 및 흰색 부화소(W)에도 동일하게 발생한다. Therefore, the red subpixels R + of group A and the red subpixels R− of group B cause a difference in kickback voltage, and thus, the red subpixels R + of group A and the group B red subpixels R + of group B are thus different. The luminance of the red subpixels R− is changed. When the entire liquid crystal panel is viewed, it appears as if there is a 2x2 lattice, resulting in pixel defects. This phenomenon also occurs in the green subpixel G, the blue subpixel B, and the white subpixel W in the same manner.

TFT가 각 화소의 동일한 위치에 형성되는 종래의 화소 구조에서는 정렬 오차가 발생하더라 모든 화소에 동일하게 작용하므로 Cgd의 증감이 똑같이 발생하여 이와 같은 격자 무늬는 발생하지 않는다. 즉, 같은 공정 조건임에도 본 발명의 여러 실시예와 같이 화소마다 일정한 규칙에 의해 TFT의 위치를 다르게 배열한 화소 구조는 불량을 더 많이 유발하게 된다는 단점이 있다. In the conventional pixel structure in which the TFTs are formed at the same position of each pixel, alignment errors occur, but they act the same on all the pixels, so that the increase and decrease of Cgd occurs in the same manner, and such a lattice pattern does not occur. That is, even in the same process conditions, a pixel structure in which TFT positions are arranged differently according to a predetermined rule for each pixel as in various embodiments of the present invention has a disadvantage in that more defects are caused.

이를 해결하기 위해 본 발명의 다른 실시예에서는 새로운 TFT 구조를 제안한다.In order to solve this problem, another embodiment of the present invention proposes a new TFT structure.

즉, 동일한 색의 부화소들의 TFT 위치가 서로 다르고, 서로 다른 TFT 위치를 가지는 부화소 그룹들이 거울 대칭(mirror symmetry)으로 형성되어 있을 때, 도 22에 도시된 바와 같이, 거울 대칭의 축이 수직 방향이며, TFT가 ∪ 또는 ∩ 타입으로 형성된 박막 트랜지스터 표시판을 형성한다. That is, when the TFT positions of subpixels of the same color are different and subpixel groups having different TFT positions are formed in mirror symmetry, as shown in FIG. 22, the axis of the mirror symmetry is vertical. Direction, and a TFT forms a thin film transistor array panel in which the TFT is formed in a V or V type.

이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판에 대하여 도면을 참고로 하여 상세하게 설명한다.A thin film transistor array panel according to an exemplary embodiment of the present invention will now be described in detail with reference to the accompanying drawings.

도 22는 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이다. 22 is a layout view of a thin film transistor array panel for a liquid crystal display according to another exemplary embodiment of the present invention.

도 22에 도시한 바와 같이, 절연 기판 위에 복수의 게이트선(gate line)(121)이 형성되어 있다.As shown in FIG. 22, a plurality of gate lines 121 are formed on an insulating substrate.

게이트선(121)은 주로 가로 방향으로 뻗어 있다. 게이트선(121)은 게이트 신호를 전달하며, 각 게이트선(121)의 일부는 위 또는 아래로 돌출하여 복수의 게이트 전극(gate electrode)(124)을 이룬다. The gate line 121 mainly extends in the horizontal direction. The gate line 121 transmits a gate signal, and a portion of each gate line 121 protrudes up or down to form a plurality of gate electrodes 124.

게이트선(121)은 비저항(resistivity)이 낮은 은(Ag)이나 은 합금 등 은 계열 금속, 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 따위로 이루어진 도전막을 포함하며, 이러한 도전막에 더하여 다른 물질, 특히 ITO 또는 IZO와의 물리적, 화학적, 전기적 접촉 특성이 좋은 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금[보기: 몰리브덴-텅스텐(MoW) 합금] 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수도 있다. 하부막과 상부막의 조합의 예로는 크롬/알루미늄-네오디뮴(Nd) 합금을 들 수 있다.The gate line 121 includes a conductive film made of a silver-based metal such as silver (Ag) or a silver alloy having a low resistivity, or an aluminum-based metal such as aluminum (Al) or an aluminum alloy, and other materials in addition to the conductive film. , Especially chromium (Cr), titanium (Ti), tantalum (Ta), molybdenum (Mo) and their alloys (eg molybdenum-tungsten (MoW) alloys) with good physical, chemical and electrical contact properties with ITO or IZO. It may have a multi-layer film structure including another conductive film made of. An example of the combination of the lower layer and the upper layer is chromium / aluminum-neodymium (Nd) alloy.

게이트선(121)위에 질화규소(SiNx) 따위로 이루어진 게이트 절연막이 형성되어 있다.A gate insulating film made of silicon nitride (SiNx) is formed on the gate line 121.

게이트 절연막 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 반도체가 형성되어 있다. 선형 반도체는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다.On the gate insulating film, a plurality of linear semiconductors made of hydrogenated amorphous silicon (amorphous silicon is abbreviated a-Si) and the like are formed. The linear semiconductor mainly extends in the longitudinal direction, from which a plurality of extensions 154 extend toward the gate electrode 124.

반도체의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161)가 형성되어 있다. 선형 접촉 부재는 복수의 돌출부를 가지고 있으며, 이 돌출부와 섬형 접촉 부재는 쌍을 이루어 반도체의 돌출부(154) 위에 위치한다.A plurality of linear and island ohmic contacts 161 made of a material such as n + hydrogenated amorphous silicon in which silicide or n-type impurities are heavily doped is formed on the semiconductor. The linear contact member has a plurality of protrusions, and the protrusions and the island contact members are paired and positioned above the protrusion 154 of the semiconductor.

저항 접촉 부재(161) 및 게이트 절연막 위에는 각각 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.A plurality of data lines 171 and a plurality of drain electrodes 175 are formed on the resistance contact member 161 and the gate insulating layer, respectively.

데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(123)에 대하여 서로 반대쪽에 위치한다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체의 노출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)(T)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 노출부(154)에 형성된다.The data line 171 mainly extends in the vertical direction to cross the gate line 121 and transmit a data voltage. A plurality of branches extending from the data line 171 toward the drain electrode 175 forms a source electrode 173. The pair of source electrode 173 and the drain electrode 175 are separated from each other and positioned opposite to the gate electrode 123. The gate electrode 124, the source electrode 173, and the drain electrode 175 together with the exposed portion 154 of the semiconductor form a thin film transistor (TFT) T, and the channel of the thin film transistor is It is formed in the exposed portion 154 between the source electrode 173 and the drain electrode 175.

이러한 TFT가 전체 액정 패널에서 아래와 같이 형성되어 있다. Such TFTs are formed in the entire liquid crystal panel as follows.

즉, 동일한 색의 부화소들의 TFT 위치가 서로 다르고, 서로 다른 TFT 위치를 가지는 부화소 그룹들이 거울 대칭(mirror symmetry)으로 형성되어 있다. That is, subpixel groups having different TFT positions of the same color and different TFT positions are formed in mirror symmetry.

이러한 거울 대칭의 축이 수직 방향이며, TFT가 ∪ 또는 ∩ 타입으로 형성되어 있다. 즉, TFT의 게이트 전극(124)과 드레인 전극(175)이 중첩되는 부분의 장변이 대칭축과 평행하다. Such an axis of mirror symmetry is in the vertical direction, and TFTs are formed in a j∪ or j∩ type. That is, the long side of the portion where the gate electrode 124 and the drain electrode 175 of the TFT overlap is parallel to the axis of symmetry.

이와 같이 TFT를 형성하면, 도 23에 도시된 바와 같이, 게이트선에 대해 데이터선이 아래로 더 이동하여 상하 방향으로 정렬 오차가 발생한 경우에도 A 그룹이나 B 그룹 모두 동일한 정도로 게이트 전극(124)과 드레인 전극(175)간의 중첩 폭(L3, L4)이 증가하므로 A 그룹이나 B 그룹 모두 동일한 정도로 Cgd 값이 변화하고, 따라서, 킥백 전압의 차이는 발생하지 않는다. When the TFT is formed in this manner, as shown in FIG. 23, even when the data line is further moved downward with respect to the gate line and alignment errors occur in the vertical direction, both the A group and the B group are equal to the gate electrode 124. Since the overlap widths L3 and L4 between the drain electrodes 175 increase, the Cgd value changes to the same degree in both the A group and the B group, and therefore, no difference in kickback voltage occurs.

또한, 도 24에 도시된 바와 같이, 게이트선에 대해 데이터선이 좌측으로 더 이동하여 좌우 방향으로 정렬 오차가 발생한 경우에도, A 그룹이나 B 그룹 모두 게이트 전극(124)과 드레인 전극(175)간의 중첩 폭(L3, L4)이 변화하지 않으므로, A 그룹이나 B 그룹 모두 Cgd 값이 변하지 않는다. In addition, as shown in FIG. 24, even when the data line is further moved to the left relative to the gate line and an alignment error occurs in the left and right directions, both the A group and the B group are disposed between the gate electrode 124 and the drain electrode 175. Since the overlap widths L3 and L4 do not change, the Cgd value does not change in either the A group or the B group.

따라서, 어떤 방향으로 정렬 오차가 발생하더라도 동일색의 부화소들은 동일한 전압을 가지게 된다. Therefore, even if an alignment error occurs in any direction, subpixels of the same color have the same voltage.

그리고, 도 25에 도시된 바와 같이, 적색 부화소(R+, R-)의 거울 대칭의 축이 수평 방향이면, TFT를 ⊃ 또는 ⊂ 타입으로 형성하는 것이 바람직하다. 즉, 이 경우도 TFT의 게이트 전극(124)과 드레인 전극(175)이 중첩되는 부분의 장변이 대칭축과 평행하다. As shown in Fig. 25, when the axes of the mirror symmetry of the red subpixels R + and R- are in the horizontal direction, it is preferable to form the TFTs in the type of V or V. That is, also in this case, the long side of the portion where the gate electrode 124 and the drain electrode 175 of the TFT overlap is parallel to the axis of symmetry.

도 25에는 적색 부화소의 TFT의 위치만을 도시하였다. 25 shows only the positions of the TFTs of the red subpixel.

데이터선(171) 및 드레인 전극(175) 또한 은 계열 금속 또는 알루미늄 계열 금속 따위로 이루어진 도전막을 포함하며, 이러한 도전막에 더하여 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수 있다. The data line 171 and the drain electrode 175 may also include a conductive film made of a silver metal or an aluminum metal. In addition to the conductive film, chromium (Cr), titanium (Ti), tantalum (Ta), and molybdenum (Mo) may be used. ) And other conductive films made of alloys thereof.

데이터선(171) 및 드레인 전극(175)과 노출된 반도체 부분(154)의 위에는 유기 절연 물질로 이루어지는 보호막, 즉, 유기막이 형성되어 있다. 유기막은 데이터선(171)의 일부(179)를 드러내는 접촉 구멍(182) 및 드레인 전극(175)의 일부를 드러내는 접촉 구멍(183)을 가지고 있다. A protective film made of an organic insulating material, that is, an organic film, is formed on the data line 171, the drain electrode 175, and the exposed semiconductor portion 154. The organic layer has a contact hole 182 exposing a part 179 of the data line 171 and a contact hole 183 exposing a part of the drain electrode 175.

유기막 위에는 ITO 또는 IZO로 이루어진 복수의 화소 전극(pixel electrode)(190) 및 복수의 접촉 보조 부재(contact assistant)(82)가 형성되어 있다. 이러한 투명한 화소 전극으로 이루어진 박막 트랜지스터 표시판은 투과형 액정 표시 장치에 이용된다. A plurality of pixel electrodes 190 and a plurality of contact assistants 82 made of ITO or IZO are formed on the organic layer. The thin film transistor array panel made of such a transparent pixel electrode is used in a transmissive liquid crystal display device.

화소 전극(190)은 접촉 구멍(183)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. The pixel electrode 190 is physically and electrically connected to the drain electrode 175 through the contact hole 183 to receive a data voltage from the drain electrode 175.

데이터 전압이 인가된 화소 전극(190)은 상부 표시판의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층의 액정 분자들을 재배열시킨다.The pixel electrode 190 to which the data voltage is applied rearranges the liquid crystal molecules of the liquid crystal layer between the two electrodes by generating an electric field together with a common electrode (not shown) of the upper panel.

또한, 화소 전극(190)과 공통 전극은 축전기[이하 액정 축전기(liquid crystal capacitor)라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 유지 축전기(storage electrode)라 한다. 유지 축전기는 화소 전극(190)과 유지 전극선(131)의 중첩 및 화소 전극(190)과 이웃 게이트선(121)[이를 전단 게이트선(previous gate line)이라 함]의 중첩 등으로 만들어진다. In addition, the pixel electrode 190 and the common electrode form a capacitor (hereinafter referred to as a liquid crystal capacitor) to maintain an applied voltage even after the thin film transistor is turned off. There are other capacitors connected in parallel, called storage electrodes. The storage capacitor is made of an overlap of the pixel electrode 190 and the storage electrode line 131 and an overlap of the pixel electrode 190 and the neighboring gate line 121 (called a prior gate line).

그리고, 게이트선(121)의 한쪽 끝부분(129)은 게이트 구동 회로(도시하지 않음)로부터 전달되는 신호를 전달받기 위해 사용되며 게이트선(121) 폭보다 넓은 폭을 가질 수 있다. One end portion 129 of the gate line 121 is used to receive a signal transmitted from a gate driving circuit (not shown) and may have a width wider than the width of the gate line 121.

그리고, 유기막은 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(181)을 가지고 있으며, 접촉 구멍(181)에는 게이트선(121)의 끝 부분(129)과 접촉하는 복수의 접촉 보조 부재(81)가 형성되어 있다. 이러한 접촉 보조 부재(81) 및 접촉 구멍(181)은 게이트선(121)에 신호를 공급하는 게이트 구동 회로(도시하지 않음)가 칩의 형태로 표시판(100) 또는 가요성 회로 기판(도시하지 않음) 위에 장착되는 경우에 필요하다. 반면, 게이트 구동 회로가 기판 위에 직접 박막 트랜지스터 등으로 만들어지는 경우에는 접촉 구멍(181) 및 접촉 보조 부재(81)가 필요하지 않다.The organic layer has a plurality of contact holes 181 exposing the end portion 129 of the gate line 121, and a plurality of contact holes 181 are in contact with the end portion 129 of the gate line 121. The contact auxiliary member 81 is formed. The contact auxiliary member 81 and the contact hole 181 may include a display panel 100 or a flexible circuit board (not shown) in the form of a chip in which a gate driving circuit (not shown) that supplies a signal to the gate line 121 is provided. Required if mounted on On the other hand, when the gate driving circuit is made of a thin film transistor or the like directly on the substrate, the contact hole 181 and the contact auxiliary member 81 are not necessary.

본 발명에서는 ∪ 타입 또는 ⊃ 타입의 TFT를 기준으로 설명했으나, 도 26에 도시된 바와 같은 구조의 TFT에도 동일하다. Although the present invention has been described with reference to the W type or W type TFT, the same applies to the TFT having the structure as shown in FIG.

또한, 이러한 TFT의 구조는 바둑판 구조의 RGBW 화소 구조뿐만 아니라, 스트라이프 구조의 RGBW 화소 구조에도 적용가능하며, 스트라이프 구조의 RGB 화소 구조에도 적용 가능하다. Further, the TFT structure can be applied not only to the checkerboard RGBW pixel structure but also to the stripe structure RGBW pixel structure, and to the stripe structure RGB pixel structure.

또한, TFT를 스위칭 소자로 이용하는 경우뿐만 아니라 다이오드를 스위칭 소자로 이용하는 경우에도 적용 가능하다. Further, the present invention can be applied not only to the use of TFTs as switching elements but also to the use of diodes as switching elements.

본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호범위는 첨부된 청구범위에 의해서만 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the accompanying drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Could be. Accordingly, the true scope of protection of the invention should be defined only by the appended claims.

본 발명에 따른 액정 표시 장치는 본 발명의 화소 배치 원칙에 따라 화소를 배치하면, 스트라이프 구조 또는 바둑판 구조의 4색 화소 구조뿐 아니라 삼색 화소 구조 및 기타 구조의 화소 구조에서도 기존의 N×1 반전 구동 IC를 그대로 이용하여 N×1 반전은 물론, 임의의 반전도 구현할 수 있다.In the liquid crystal display according to the present invention, when pixels are arranged according to the pixel arrangement principle of the present invention, the conventional N × 1 inversion driving is performed not only in a 4-color pixel structure having a stripe structure or a checkerboard structure, but also in a pixel structure having a tri-color pixel structure and other structures. By using the IC as it is, the N × 1 inversion and arbitrary inversion can be realized.

또한, 서로 다른 TFT 위치를 가지는 부화소 그룹들이 거울 대칭으로 형성되어 있을 때, 거울 대칭의 축이 수직 방향이면 TFT를 ∪ 또는 ∩ 타입으로 형성하고, 거울 대칭의 축이 수평 방향이면 TFT를 ⊃ 또는 ⊂ 타입으로 형성함으로써, 수평 방향 또는 수직 방향의 어떤 방향으로 정렬 오차가 발생하더라도 동일색의 부화소들은 동일한 Cgs 값을 가지게 되고 따라서, 킥백 전압의 차이는 발생하지 않는다. Also, when sub-pixel groups having different TFT positions are formed in mirror symmetry, the TFTs are formed in a ∪ or ∩ type when the axis of mirror symmetry is vertical, and when the axis of mirror symmetry is horizontal, TFT or By forming the fin type, even if alignment error occurs in any direction in the horizontal direction or the vertical direction, subpixels of the same color have the same Cgs value, and therefore, no difference in kickback voltage occurs.

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이다.1 is a block diagram of a liquid crystal display according to an exemplary embodiment of the present invention.

도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 부화소에 대한 등가 회로도이다.2 is an equivalent circuit diagram for a sub-pixel of the liquid crystal display according to an exemplary embodiment of the present invention.

도 3 및 도 4는 본 발명의 한 실시예에 따른 스트라이프 화소 구조의 액정 표시 장치에서 부화소의 연결 위치를 설명하기 위한 도면이다.3 and 4 are diagrams for describing a connection position of subpixels in a liquid crystal display having a stripe pixel structure according to an exemplary embodiment of the present invention.

도 5는 본 발명의 한 실시예에 따른 액정 표시 장치의 스트라이프 화소 구조에서 화소 배열의 한 예를 나타낸 도면이다.5 is a diagram illustrating an example of a pixel array in a stripe pixel structure of a liquid crystal display according to an exemplary embodiment of the present invention.

도 6 내지 도 9는 본 발명의 다른 실시예에 따른 스트라이프 화소 구조의 액정 표시 장치에서 부화소의 연결 위치를 설명하기 위한 도면이다.6 to 9 are diagrams for describing a connection position of subpixels in a liquid crystal display having a striped pixel structure according to another exemplary embodiment of the present invention.

도 10 및 도 11은 본 발명의 다른 실시예에 따른 액정 표시 장치의 스트라이프 구조의 화소 배열의 예를 나타낸 도면이다.10 and 11 are diagrams illustrating an example of a pixel arrangement of a stripe structure of a liquid crystal display according to another exemplary embodiment of the present invention.

도 12는 도 10에 도시한 화소 배열에 2×1 도트 반전을 적용하였을 때의 각 부화소의 극성을 나타낸 도면이다.12 is a diagram illustrating polarities of sub-pixels when 2x1 dot inversion is applied to the pixel array shown in FIG. 10.

도 13, 도 14a 및 도 14b는 본 발명의 한 실시예에 따른 바둑판 화소 구조의 액정 표시 장치에서 부화소의 연결 위치를 설명하기 위한 도면이다.13, 14A, and 14B are diagrams for describing a connection position of subpixels in a liquid crystal display having a checkered pixel structure according to an exemplary embodiment of the present invention.

도 15는 본 발명의 한 실시예에 따른 액정 표시 장치의 바둑판 구조의 화소 배열의 한 예를 나타낸 도면이다.15 is a diagram illustrating an example of a pixel arrangement of a checkerboard structure of a liquid crystal display according to an exemplary embodiment of the present invention.

도 16은 본 발명의 다른 실시예에 따른 바둑판 화소 구조의 액정 표시 장치에서 부화소의 연결 위치를 설명하기 위한 도면이다.16 is a diagram for describing a connection position of subpixels in a liquid crystal display having a checkerboard pixel structure according to another exemplary embodiment of the present invention.

도 17은 본 발명의 다른 실시예에 따른 액정 표시 장치의 바둑판 구조의 화소 배열의 한 예를 나타낸 도면이다.17 is a diagram illustrating an example of a pixel arrangement of a checkerboard structure of a liquid crystal display according to another exemplary embodiment of the present invention.

도 18은 본 발명의 다른 실시예에 따른 액정 표시 장치의 바둑판 구조의 화소 배열의 한 예를 나타낸 도면이다.18 is a diagram illustrating an example of a pixel arrangement of a checkerboard structure of a liquid crystal display according to another exemplary embodiment of the present invention.

도 19는 본 발명의 한 실시예에 따른 액정 표시 장치의 3색 화소 구조의 화소 배열의 한 예를 나타낸 도면이다.19 is a diagram illustrating an example of a pixel arrangement of a three-color pixel structure of a liquid crystal display according to an exemplary embodiment of the present invention.

도 20은 도 17에 도시된 바와 같은 화소 구조를 가지는 박막 트랜지스터 표시판의 구체적인 배치도이다. 20 is a detailed layout view of a thin film transistor array panel having a pixel structure as illustrated in FIG. 17.

도 21은 정렬 오차가 발생한 경우의 TFT의 구조를 일부 확대 도시한 도면이 다. Fig. 21 is a partially enlarged view of the structure of a TFT when an alignment error occurs.

도 22는 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이다.22 is a layout view of a thin film transistor array panel for a liquid crystal display according to another exemplary embodiment of the present invention.

도 23은 게이트선에 대해 데이터선이 아래로 더 이동하여 상하 방향으로 정렬 오차가 발생한 경우를 도시한 도면이다.FIG. 23 is a diagram illustrating a case where an alignment error occurs in the vertical direction because the data line is further moved downward with respect to the gate line.

도 24는 게이트선에 대해 데이터선이 좌측으로 더 이동하여 좌우 방향으로 정렬 오차가 발생한 경우를 도시한 도면이다. FIG. 24 is a diagram illustrating a case in which an alignment error occurs in the left and right directions because the data line is further moved to the left side with respect to the gate line.

도 25는 적색 부화소(R+, R-)의 거울 대칭의 축이 수평 방향인 경우를 도시한 도면이다. FIG. 25 is a diagram illustrating a case where the axes of mirror symmetry of the red subpixels R + and R- are in the horizontal direction.

도 26은 다른 구조의 TFT를 도시한 도면이다. Fig. 26 shows TFTs of other structures.

Claims

A plurality of gate lines transferring gate signals,

A plurality of data lines carrying data signals,

A switching element present at a position where the gate line and the data line cross each other,

A plurality of sub-pixels each having the switching elements and positioned in an area defined by two adjacent gate lines and two adjacent data lines,

At least one of the subpixels is connected to a gate line or another data line different from the other subpixels in the same row, and the subpixels of the same color are symmetrical with each other according to the position of the switching element. The long side of the portion where the gate electrode and the drain electrode overlap is parallel to the axis of symmetry.

In claim 1,

And the switching element is a type V or type V.

In claim 1,

And a switching element is a type V or a type X.

In claim 1,

The switching element is a thin film transistor.

In claim 1,

The switching element is a liquid crystal display device.

In claim 1,

And a pair of subpixels adjacent to each other up and down of the subpixels are connected to gate lines between the two or the gate lines opposite to each other.

In claim 1,

The subpixel pairs of the subpixels adjacent to each other up and down include a first subpixel pair connected to a gate line between the two subpixels, and a second subpixel pair connected to gate lines opposite to each other.

In claim 7,

The first subpixel pair and the second subpixel pair are adjacent to each other.

In claim 8,

The subpixel pairs adjacent to the top and bottom of the subpixels are connected to the third subpixel pair connected to the same gate line and the opposite data line as the first subpixel pair and the same gate line and the opposite data line to the second subpixel pair. And a fourth subpixel pair, wherein the third subpixel pair and the fourth subpixel pair are adjacent to each other.

In claim 9,

And a second subpixel group consisting of the first subpixel pair and the second subpixel pair, and a second subpixel group consisting of the third subpixel pair and the fourth subpixel pair.

In claim 10,

And the first subpixel group and the second subpixel group are arranged regularly in a row direction.

In claim 11,

A liquid crystal display device in which the first subpixel group is arranged in a row in a row.

The method according to any one of claims 10 to 12,

The subpixels belonging to the first and second subpixel groups display three primary colors and white, respectively.

The method according to any one of claims 6 to 12,

The subpixels of the same column among the subpixels display the same color.

The method of claim 14,

The subpixel displays three primary colors.

The method of claim 14,

The subpixels display three primary colors and white.

In claim 1,

And a data driver for applying a data voltage through the data line and performing N × 1 (N is a natural number) dot inversion or column inversion.

In claim 1,

The subpixels display three primary colors and white, and the subpixels of the same column among the subpixels display the same color.

The method of claim 18,

Four adjacent subpixels representing three primary colors and white form pixels,

The subpixels are all connected to the same data line.

Sub-pixels of two adjacent pixels in a row direction are connected to different gate lines.

Subpixels of two adjacent pixels in the column direction are connected to the same gate line

Liquid crystal display.

The method of claim 19,

And a data driver for applying a data voltage through the data line and performing 1 × 1 dot inversion.

The method of claim 18,

The pixel includes a first pixel and a second pixel adjacent in the row direction,

The subpixel of the first pixel and the subpixel of the second pixel are connected to different data lines,

Two subpixels of the subpixels of the first pixel are connected to different gate lines.

Liquid crystal display.

The method of claim 21,

The subpixels of the second pixel are all connected to the same gate line.

The method of claim 22,

A subpixel in each pixel is connected to a data line on the same side.

The method according to any one of claims 21 to 23, wherein

And a data driver configured to apply a data voltage through the data line and perform column inversion.