KR20050046064A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 금속 물질이 절연막으로 확산되는 것을 차단하기 위한 장벽 금속층을 ALD(Atomic Layer Deposition)법으로 형성하되, 얇은 두께에서도 우수한 확산 방지 특성을 얻을 수 있도록 장벽 금속층을 비정질(Amorphous) 구조로 형성하고, 콘택홀이나 비아홀 저면의 장벽 금속층을 선택적으로 제거함으로써 장벽 금속층에 의해 저항이 증가하는 것을 방지할 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 금속 배선과 절연막 사이에 형성되는 장벽 금속층의 확산 방지 특성을 향상시키고 장벽 금속층에 의한 저항 증가를 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 금속 배선은 층간 절연막에 듀얼 다마신 공정으로 트렌치와 콘택홀(또는 비아홀)로 이루어진 듀얼 다마신 패턴을 형성한 후, 듀얼 다마신 패턴을 금속 물질로 매립하는 방식으로 형성된다. 이때, 금속 배선과 층간 절연막의 사이에는 금속 배선의 금속 성분이 층간 절연막으로 확산되는 것을 방지하기 위하여 장벽 금속층이 형성된다.
금속 배선의 물질에 따라 층간 절연막으로 확산 되는 정도가 달라지는데, Al의 경우에는 절연막으로 사용되는 SiO2로의 확산이 전혀 발생되지 않는 것으로 알려져 있다. 따라서, Al 금속 배선의 경우에는 장벽 금속층을 매우 얇게 형성할 수 있기 때문에, 장벽 금속층이 전기적 특성에 큰 영향을 주지 않는다.
이에 반하여, Cu는 절연막으로 사용되는 SiO2로 쉽게 확산되며, 절연막을 통과해 소자(Device)로 확산된 구리는 Si 내에 딥 레벨(Deep level)로 존재하게 된다. 즉, Cu는 Si 내에서 딥 레벨 도판트(Deep level dopant)로 작용하여 Si의 금지대(Fobidden band) 내에 여러 개의 억셉터(Acceptor)와 도너(Donor) 레벨을 형성시킨다. 이들 딥 레벨은 제네레이션-리컴비네이션(Generation-Recombination)의 소오스로 작용하여 누설 전류를 유발시키고, 심한 경우 소자의 불량이 발생된다.
따라서, 구리와 같이 확산이 쉽게 발생되는 금속 물질로 금속 배선을 형성하려면, 이종 금속과 접촉하는 하부는 물론이고, 측벽의 절연물질에 대한 장벽 금속이 필요하다.
구리를 이용한 금속 배선 공정은 전기적인 특성에 의하여 소자의 집적도가 높아짐에 따라 반드시 필요한 공정이다. 이때, 집적도가 높아져 트렌치나 콘택홀의 종횡비가 높아짐에 따라, 장벽 금속층의 증착 특성이 열악해져 스텝 커버리지(Step coverage) 특성이 저하되는 문제점이 발생된다.
현재, HCM TaNx, SIP TaNx 등과 개량된 PVD(Advanced PVD) 방식을 적용하여 90nm 공정까지는 장벽 금속층을 형성하는데 별 무리가 없을 것으로 판단하고 있다. 하지만, 향후 90nm 이하의 공정에서는 패턴 사이즈의 감소와 더불어, 저유전 절연물질들의 내부에 포함되어 있는 미세한 기공(Pore)들에 의해, PVD 방식의 장벽 금속층을 적용하는 것이 더 이상 불가능하게 될 것이다.
이를 극복할 수 있는 유일한 방법이 ALD(atomic Layer Deposition) 방식을 적용하여 장벽 금속층을 형성하는 것이다. ALD 방식이란 CVD 방식과는 달리 반응시킬 기체들을 한 가지씩 번갈아 가면서 챔버 내부로 유입시켜 한 원자층씩 증착시키는 방식으로, 스텝 커버리지 특성이 매우 우수하다. 그러나, 디자인 룰이 90nm 이하인 경우에는, ALD법으로 형성되는 장벽 금속층이 수십 Å이하의 매우 얇은 두께로 형성되기 때문에, 우수한 금속(특히, 구리) 확산 방지 특성을 기대하기가 어렵다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 제조 방법은 금속 물질이 절연막으로 확산되는 것을 차단하기 위한 장벽 금속층을 ALD(Atomic Layer Deposition)법으로 형성하되, 얇은 두께에서도 우수한 확산 방지 특성을 얻을 수 있도록 장벽 금속층을 비정질(Amorphous) 구조로 형성하고, 콘택홀이나 비아홀 저면의 장벽 금속층을 선택적으로 제거함으로써 장벽 금속층에 의해 저항이 증가하는 것을 방지할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판이 제공되는 제1 단계와, 소오스를 포함하는 전구체를 증착 챔버 내부로 공급하여 반도체 기판 상에 소오스를 흡착시키는 제2 단계와, 전구체와 기타 불순물을 제거하여 증착 챔버 내부를 정화하기 위한 제3 단계와, 반응 가스를 증착 챔버 내부로 공급하여 반도체 기판 상에 흡착된 소오스와의 반응을 통해 단원자층을 형성하는 제4 단계와, 소오스와 반응하지 않은 반응 가스와 반응 부산물을 제거하여 증착 챔버 내부를 정화하기 위한 제5 단계와, 단원자층을 비정질 상태로 만들기 위하여 첨가 가스를 공급하는 제6 단계, 및 첨가 가스를 제거하여 증착 챔버 내부를 정화하기 위한 제7 단계를 포함하며, 제2 단계 내지 제5 단계를 1 싸이클로 반복 실시하면서 제6 및 제7 단계를 추가로 실시하여 스텝 커버리지 특성이 우수한 목표 두께의 막을 비정질 상태로 형성한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 층간 절연막이 형성되고, 층간 절연막에는 비아홀 또는 트렌치가 형성되는 단계와, 층간 절연막의 전체 표면에 단원자 증착법으로 비정질 상태의 장벽 금속층을 형성하는 단계, 및 비아홀 또는 트렌치를 전도성 물질로 매립하는 단계를 포함한다.
이때, 장벽 금속층을 형성하는 단계는, 반도체 기판이 증착 챔버로 로딩되는 제1 단계와, 소오스를 포함하는 전구체를 증착 챔버 내부로 공급하여 반도체 기판 상에 소오스를 흡착시키는 제2 단계와, 전구체와 기타 불순물을 제거하여 증착 챔버 내부를 정화하기 위한 제3 단계와, 반응 가스를 증착 챔버 내부로 공급하여 반도체 기판 상에 흡착된 소오스와의 반응을 통해 단원자층의 장벽 금속층을 형성하는 제4 단계와, 소오스와 반응하지 않은 반응 가스와 반응 부산물을 제거하여 증착 챔버 내부를 정화하기 위한 제5 단계와, 단원자층의 장벽 금속층을 비정질 상태로 만들기 위하여 첨가 가스를 공급하는 제6 단계, 및 첨가 가스를 제거하여 증착 챔버 내부를 정화하기 위한 제7 단계를 포함하며, 제2 단계 내지 제5 단계를 1 싸이클로 반복 실시하면서 제6 및 제7 단계를 추가로 실시하여 스텝 커버리지 특성이 우수한 목표 두께의 장벽 금속층을 비정질 상태로 형성할 수 있다.
상기의 실시예들에서, 소오스를 포함하는 전구체로는 금속 유기 소오스나 할로겐 화합물 계열의 물질이 사용될 수 있다. 예를 들면, 소오스를 포함하는 전구체로 PDMAT(pentakisdimethylamino tantalum), TBTDET(tertbutylimidotris (diethylamido) tantalum)와 같은 금속 유기 소오스가 사용될 수 있으며, TaCl5, TaBr5, TaI5와 같은 할로겐 화합물이 사용될 수 있다. 정화 가스로는 Ar, N2 또는 He 가스가 사용될 수 있으며, 반응 가스로 질소 혼합 가스가 사용될 수 있는데, 질소 혼합 가스로는 N2 또는 NH3 가스가 사용될 수 있다.
반응 가스와 소오스는 열만 가열하는 히팅 방식이나, 챔버 내부에서 플라즈마를 발생시켜 반응을 유도하는 방식으로 반응될 수 있으며, 반응 가스와 소오스를 100℃ 내지 400℃에서 반응시키는 것이 바람직하다.
이러한 제2 내지 제7 단계는 각각 0.1초 내지 5초 동안 실시되는 것이 바람직하다.
단원자층의 장벽 금속층은 Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN 또는 WC 등으로 형성될 수 있다.
한편, 첨가 가스로는 O, C 또는 H 성분을 포함하는 가스가 공급되거나 이들의 혼합 가스가 공급될 수 있으며, O2, CO, CO2, H2 또는 NH3 가스가 공급될 수 있다. 이때, 첨가 가스의 챔버 내 부분압이 10-3torr 내지 10torr로 설정되는 것이 바람직하다.
이러한 소오스를 포함하는 전구체, 반응 가스, 첨가 가스 및 정화 가스가 각각 다른 공급 라인을 통해 증착 챔버로 공급되는 것이 바람직하다.
장벽 금속층을 형성한 후에는, 비아홀 저면의 장벽 금속층만을 선택적으로 제거할 수 있다. 이러한 장벽 금속층은 이온화 PVD 모듈이나 전세정 모듈 내에서 리스퍼터링 방식으로 제거될 수 있다. 리스퍼터링 방식은 1kW 내지 10kW의 DC 파워가 인가되고, 50W 내지 500W의 RF 바이어스가 인가된 상태에서 실시될 수 있다.
상부 금속 배선을 형성하는 단계는, 산화물을 제거한 장비에서 진공의 파괴 없이 인-시투로 금속 시드층을 형성하는 단계와, 무전해 도금 방식, 전해 도금 방식, PVD 방식 또는 CVD 방식으로 금속 물질을 증착하는 단계와, 층간 절연막 상부의 금속 물질 및 금속 시드층을 제거하는 단계를 포함한다.
이때, 금속 시드층 또는 상부 금속 배선은 구리로 형성하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(101)이 제공된다. 예를 들면, 반도체 기판(101)에는 트랜지스터나 메모리 셀(도시되지 않음)이 형성될 수 있다. 이어서, 반도체 기판(101) 상에 하부 층간 절연막(102)을 형성한 후, 듀얼 다마신 공정으로 하부 층간 절연막(102)에 콘택홀(도시되지 않음)과 트렌치(102a)로 이루어진 듀얼 다마신 패턴을 형성하고, 듀얼 다마신 패턴을 전도성 물질로 매립하여 하부 금속 배선(103)을 형성한다. 이때, 하부 금속 배선(103)은 구리로 형성될 수 있다. 한편, 하부 금속 배선(103)의 금속 성분이 하부 층간 절연막(102)으로 확산되는 것을 방지하기 위하여 하부 금속 배선(103)과 하부 층간 절연막(102)에 장벽 금속층(도시되지 않음)을 형성할 수도 있다.
이어서, 전체 상부에 절연 장벽층(Dielectric barrier layer; 104)과 상부 층간 절연막(105)을 형성한다. 이후, 듀얼 다마신 공정으로 상부 층간 절연막(105)에 콘택홀이나 트렌치와 같은 다마신 패턴(106)을 형성한다. 다마신 패턴(106)을 통해 하부 금속 배선(103)의 일부 영역이 노출된다.
도 1b를 참조하면, 다마신 패턴(106)을 포함한 전체 상부에 장벽 금속층(Barrier metal layer; 107)을 형성한다. 이때, 폭이 좁아 종횡비(Aspect ratio)가 높은 다마신 패턴(106)의 상부 모서리에서 장벽 금속층(107)의 스텝 커버리지 특성을 향상시키기 위하여, 단원자 증착법(Atomic Layer Deposition; ALD)법으로 장벽 금속층(107)을 형성하는 것이 바람직하다.
도 2는 단원자 증착법으로 장벽 금속층을 형성하는 방법을 설명하기 위한 레시피도이다.
도 2를 참조하면, 단원자 증착법으로 소오스를 포함하는 전구체를 증착 챔버 내부로 공급하여 반도체 기판 상에 소오스를 흡착시키는 제1 단계(A), 반도체 기판으로 흡착되지 않은 소오스 가스와 기타 불순물을 제거하여 챔버 내부를 정화하기 위한 제2 단계(B), 반응 가스를 증착 챔버 내부로 공급하여 반도체 기판 상에 흡착된 소오스와의 반응을 통해 단원자층으로 이루어진 장벽 금속층을 형성하는 제3 단계(C), 및 소오스와 반응하지 않은 반응 가스와 반응 부산물을 제거하여 챔버 내부를 정화하기 위한 제4 단계(D)를 포함하며, 제 1 내지 제 4 단계가 1 싸이클(Cycle)로 이루어진다. 이러한 1 싸이클을 반복 실시하여 목표 두께의 장벽 금속층을 형성한다. 이때, 반복 실시 횟수는 1 싸이클을 통해 증착되는 장벽 금속층의 두께와 목표 두께의 관계에 따라 설정되는 것이 바람직하며, 1회 내지 300회를 반복 실시할 수 있다. 한편, 소오스가 포함된 전구체, 반응 가스, 및 정화 가스는 각각 서로 다른 공급 라인을 통해 증착 챔버로 공급되는 것이 바람직하다.
상기의 단계들 중 제1 단계(A)에서는 소오스를 포함하는 전구체로는 금속 유기 소오스(Metal organic source)나 할로겐 화합물(Halide) 계열의 물질을 사용할 수 있으며, 좀 더 구체적으로는, 소오스를 포함하는 전구체로 PDMAT(pentakisdimethylamino tantalum), TBTDET(tertbutylimidotris (diethylamido) tantalum)와 같은 금속 유기 소오스가 사용될 수 있으며, TaCl5, TaBr5, TaI5와 같은 할로겐 화합물이 사용될 수 있다. 제2 단계(B) 또는 제4 단계(D)에서는 챔버 내부의 정화를 위한 정화 가스로 Ar, N2 또는 He 가스를 사용할 수 있다. 제3 단계(C)에서는 반응 가스로 질소 혼합 가스를 사용할 수 있으며, N2 또는 NH3 가스를 사용할 수 있다. 또한, 반응 방법은 단순히 열만 가열하는 히팅(Heating) 방식과, 챔버 내부에서 플라즈마를 발생시켜 반응을 유도하는 방식을 적용할 수 있다.
상기의 각 단계들은 0.1초 내지 5초 동안 실시할 수 있으며, 100℃ 내지 400℃에서 실시하는 것이 바람직하다. 상기의 단계들을 통해, 장벽 금속층은 Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN 또는 WC 등으로 형성될 수 있으며, 장벽 금속층을 5Å 내지 100Å의 두께로 형성하는 것이 바람직하다.
이때, 얇은 두께에서도 우수한 확산 방지 특성이 우수한 장벽 금속층을 얻기 위해서는, 장벽 금속층을 그레인 바운더리와 같은 결함이 전혀 없는 비정질(Amorphous) 구조로 형성하는 것이 바람직하다. 장벽 금속층을 비정질 구조로 형성하는 방법은 여러 가지가 있다.
도 1c 및 도 2를 참조하면, 그 중에서 본 발명의 바람직한 실시예로, 1 싸이클마다 형성되는 장벽 금속층(도 1b의 107)들을 비정질 구조로 형성하는 단계를 추가로 실시한다. 좀 더 구체적으로 설명하면, 1 싸이클마다 실시될 때 O, C 또는 H 성분을 포함하는 가스를 공급하거나 이들의 혼합 가스를 첨가 가스로 공급하는 제 5 단계(E)와, 첨가 가스를 제거하여 챔버 내부를 정화하기 위한 제6 단계(F)를 추가로 실시하면 장벽 금속층(도 1b의 107)을 비정질 구조의 장벽 금속층(107a)으로 형성할 수 있다. 또는, 1 싸이클이 수 내지 수십회 실시될 때마다 제5 단계 및 제6 단계를 실시할 수도 있다. 이때, 첨가 가스도 소오스가 포함된 전구체, 반응 가스, 및 정화 가스와 각각 서로 다른 공급 라인을 통해 증착 챔버로 공급되는 것이 바람직하다. 여기서, 첨가 가스로 O2, CO, CO2, H2 또는 NH3 가스를 공급할 수 있으며, 공급 시간은 0.1초 내지 5초로 설정할 수 있다. 또한, 첨가 가스의 챔버내 부분압(Partial pressure)은 10-3torr 내지 10torr로 설정하는 것이 바람직하다. 예를 들어, TiN막으로 장벽 금속층을 형성하는 경우 산소가 포함된 첨가 가스를 공급하면, Ti-N-O 결합이 이루어져 비정질 상태의 장벽 금속층이 형성되면서 산소 주입(Oxygen Stuffing) 효과에 의해 확산 방지 특성을 향상된다.
도 1d를 참조하면, 장벽 금속층(107a)을 비정질 상태로 만든 후, 하부 금속 배선(103) 상에 형성되어 있는 비정질 상태의 장벽 금속층(107a)을 제거할 수 있다. 이는, 도 1c에서 장벽 금속층(107a)에 O, C 또는 H 등과 같은 불순물이 첨가되면서 비정질 상태가 되어 장벽 금속층(107a)의 확산 방지 특성은 향상되지만, 비저항값이 높아져 하부 금속 배선(103)과 후속 공정에서 형성될 상부 금속 배선과의 전기적 저항이 높아지기 때문이다. 따라서, 이러한 저항을 낮추기 이해서는 하부 금속 배선(103) 상에 형성되어 있는 비정질 상태의 장벽 금속층(107a)을 제거하는 것이 바람직하다.
하부 금속 배선(103) 상의 장벽 금속층(107a)을 제거하는 공정은 이온화 PVD 모듈(Ionized PVD module)이나 전세정 모듈(Preclean module) 내에서 하부 금속 배선(103) 상에 형성되어 있는 장벽 금속층(107a)을 리스퍼터링(Resputtering)시키는 방식으로 진행될 수 있다. 이때, DC 파워로 1kW 내지 10kW로 인가하고, RF 바이어스(예를 들면, 주파수는 13.56MHz)로 50W 내지 500W로 인가할 수 있다.
이렇게, 리스퍼터링 방식으로 하부 금속 배선(103) 상의 장벽 금속층(107a)은 제거하면, 하부 금속 배선(103) 상의 장벽 금속층(107a)이 리스퍼터링되면서 일부가 다마신 패턴(106)의 측벽으로 재증착되어 상부 층간 절연막(105)의 측벽으로의 확산 방지 특성을 보다 더 향상시킬 수 있다.
이로써, 하부 금속 배선(103)의 상부 표면이 다마신 패턴(106)을 통해 다시 노출된다.
도 1e를 참조하면, 다마신 패턴(도 1d의 106)을 전도성 물질로 매립하여 상부 금속 배선(109)을 형성한다.
상부 금속 배선(109)은 금속 시드층(도시되지 않음)을 먼저 형성한 후, 무전해 도금 방식, 전해 도금 방식, PVD 방식 또는 CVD 방식으로 금속 물질을 증착한 다음 열처리를 실시하여 형성할 수 있다. 금속 시드층이나 금속 물질은 구리를 사용하여 형성하는 것이 바람직하다. 이때, 금속 시드층은 PVD 방식 또는 CVD 방식으로 형성할 수 있으며, 50Å 내지 1500Å의 두께로 형성할 수 있다. 또한, 금속 시드층은 다마신 패턴(도 1d의 106)의 측벽 및 내부에만 형성될 수 있으며, 전체 상부에 형성될 수도 있다.
상기의 방식으로 다마신 패턴(도 1d의 106)을 금속 물질로 매립한 후에는, 상부 층간 절연막(105) 상에 증착된 금속 물질과 금속 시드층을 제거한다. 금속 물질과 금속 시드층은 화학적 기계적 연마 공정으로 제거할 수 있다. 이렇게 화학적 기계적 연마 공정을 실시하는 과정에서, 상부 층간 절연막(105) 상에 형성된 제2 및 제1 장벽 금속층(108 및 107)도 함께 제거할 수 있다.
상기의 방법을 통해 하부 금속 배선(103)과 상부 금속 배선(109)이 직접 접촉하는 금속 배선이 형성된다.
도 1e를 참조하면, 다마신 패턴(106)을 포함한 반도체 기판(101) 상에 금속 시드층(108)을 형성한다. 금속 시드층(108)은 구리를 사용하여 형성하는 것이 바람직하다. 이때, 금속 시드층(108)은 산화물 제거 공정을 실시한 후 진공의 파괴 없이 인-시투로 형성하는 것이 바람직하며, 50Å 내지 1500Å의 두께로 형성될 수 있다. 한편, 금속 시드층(108)은 다마신 패턴(106)의 측벽 및 내부에만 형성될 수 있으며, 전체 상부에 형성될 수도 있다.
도 1f를 참조하면, 다마신 패턴(106)을 금속 물질로 매립하여 상부 금속 배선(109)을 형성한다. 상부 금속 배선(109)은 금속 시드층(108)을 이용하여 무전해 도금 방식, 전해 도금 방식, PVD 방식 또는 CVD 방식으로 금속 물질을 증착한 후, 상부 층간 절연막(105) 상에 증착된 금속 물질과 금속 시드층을 제거하는 방식으로 형성할 수 있다. 상부 층간 절연막(105) 상의 금속 물질과 금속 시드층은 화학적 기계적 연마 공정으로 제거할 수 있다.
상기에서 서술한, 장벽 금속층을 단원자 증착법으로 형성하면서 비정질 구조로 형성하는 방법은 장벽 금속층을 형성하는 경우에만 한정되는 것이 아니라, 스텝 커버리지 특성을 향상시키면서 비정질 구조의 막을 형성하기 위한 모든 공정에 적용될 수 있다.
상술한 바와 같이, 본 발명은 금속 물질이 절연막으로 확산되는 것을 차단하기 위한 장벽 금속층을 ALD법으로 형성하되, 얇은 두께에서도 우수한 확산 방지 특성을 얻을 수 있도록 장벽 금속층을 비정질 구조로 형성하고, 콘택홀이나 비아홀 저면의 장벽 금속층을 선택적으로 제거함으로써 장벽 금속층에 의해 저항이 증가하는 것을 방지할 수 있다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 하부 층간 절연막
102a ; 트렌치 103 : 하부 금속 배선
104 : 절연 장벽층 105 : 상부 층간 절연막
106 : 다마신 패턴 107 : 장벽 금속층
107a : 비정질 상태의 장벽 금속층
108 : 금속 시드층 109 : 상부 금속 배선
Claims (23)
- 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판이 제공되는 제1 단계;소오스를 포함하는 전구체를 증착 챔버 내부로 공급하여 상기 반도체 기판 상에 상기 소오스를 흡착시키는 제2 단계;상기 전구체와 기타 불순물을 제거하여 상기 증착 챔버 내부를 정화하기 위한 제3 단계;반응 가스를 상기 증착 챔버 내부로 공급하여 상기 반도체 기판 상에 흡착된 상기 소오스와의 반응을 통해 단원자층을 형성하는 제4 단계;상기 소오스와 반응하지 않은 상기 반응 가스와 반응 부산물을 제거하여 상기 증착 챔버 내부를 정화하기 위한 제5 단계;상기 단원자층을 비정질 상태로 만들기 위하여 첨가 가스를 공급하는 제6 단계; 및상기 첨가 가스를 제거하여 상기 증착 챔버 내부를 정화하기 위한 제7 단계를 포함하며,상기 제2 단계 내지 상기 제5 단계를 1 싸이클로 반복 실시하면서 상기 제6 및 제7 단계를 추가로 실시하여 스텝 커버리지 특성이 우수한 목표 두께의 장벽 금속층을 비정질 상태로 형성하는 반도체 소자의 제조 방법.
- 반도체 기판 상에 층간 절연막이 형성되고, 상기 층간 절연막에는 비아홀 또는 트렌치가 형성되는 단계;상기 층간 절연막의 전체 표면에 단원자 증착법으로 비정질 상태의 장벽 금속층을 형성하는 단계; 및상기 비아홀 또는 상기 트렌치를 전도성 물질로 매립하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서, 상기 장벽 금속층을 형성하는 단계는,상기 반도체 기판이 증착 챔버로 로딩되는 제1 단계;소오스를 포함하는 전구체를 증착 챔버 내부로 공급하여 상기 반도체 기판 상에 상기 소오스를 흡착시키는 제2 단계;상기 전구체와 기타 불순물을 제거하여 상기 증착 챔버 내부를 정화하기 위한 제3 단계;반응 가스를 상기 증착 챔버 내부로 공급하여 상기 반도체 기판 상에 흡착된 상기 소오스와의 반응을 통해 단원자층의 장벽 금속층을 형성하는 제4 단계;상기 소오스와 반응하지 않은 상기 반응 가스와 반응 부산물을 제거하여 상기 증착 챔버 내부를 정화하기 위한 제5 단계;상기 단원자층의 장벽 금속층을 비정질 상태로 만들기 위하여 첨가 가스를 공급하는 제6 단계; 및상기 첨가 가스를 제거하여 상기 증착 챔버 내부를 정화하기 위한 제7 단계를 포함하며,상기 제2 단계 내지 상기 제5 단계를 1 싸이클로 반복 실시하면서 상기 제6 및 제7 단계를 추가로 실시하여 스텝 커버리지 특성이 우수한 목표 두께의 장벽 금속층을 비정질 상태로 형성하는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 3 항에 있어서,상기 소오스를 포함하는 전구체로는 금속 유기 소오스나 할로겐 화합물 계열의 물질이 사용되는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 소오스를 포함하는 전구체로 PDMAT 또는 TBTDET 같은 금속 유기 소오스가공급되는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 소오스를 포함하는 전구체로 TaCl5, TaBr5, 또는 TaI5와 같은 할로겐 화합물이 사용되는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 3 항에 있어서,상기 정화 가스로 Ar, N2 또는 He 가스가 사용되는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 3 항에 있어서,상기 반응 가스로 질소 혼합 가스가 사용되는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 질소 혼합 가스로 N2 또는 NH3 가스가 사용되는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 3 항에 있어서,상기 반응 가스와 상기 소오스는 열만 가열하는 히팅 방식이나, 챔버 내부에서 플라즈마를 발생시켜 반응을 유도하는 방식으로 반응되는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 3 항에 있어서,상기 반응 가스와 상기 소오스는 100℃ 내지 400℃에서 반응되는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 3 항에 있어서,상기 제2 내지 제7 단계는 각각 0.1초 내지 5초 동안 실시되는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 단원자층의 장벽 금속층은 Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN 또는 WC 등으로 형성되는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 3 항에 있어서,상기 제6 및 제7 단계는 상기 1 싸이클이 실시될 때마다 추가로 실시되거나, 상기 1 싸이클이 수 내지 수십회 실시될 때마다 실시되는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 3 항에 있어서,상기 첨가 가스로 O, C 또는 H 성분을 포함하는 가스가 공급되거나 이들의 혼합 가스가 공급되는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 3 항에 있어서,상기 첨가 가스로 O2, CO, CO2, H2 또는 NH3 가스가 공급되는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 3 항에 있어서,상기 첨가 가스의 챔버 내 부분압이 10-3torr 내지 10torr로 설정되는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 3 항에 있어서,상기 소오스를 포함하는 전구체, 상기 반응 가스, 상기 첨가 가스 및 상기 정화 가스가 각각 다른 공급 라인을 통해 상기 증착 챔버로 공급되는 반도체 소자의 제조 방법.
- 제 2 항에 있어서, 상기 장벽 금속층을 형성한 후,상기 비아홀 저면의 상기 장벽 금속층을 제거하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 19 항에 있어서,상기 장벽 금속층은 이온화 PVD 모듈이나 전세정 모듈 내에서 리스퍼터링 방식으로 제거되는 반도체 소자의 제조 방법.
- 제 20 항에 있어서,상기 리스퍼터링 방식은 1kW 내지 10kW의 DC 파워가 인가되고, 50W 내지 500W의 RF 바이어스가 인가된 상태에서 실시되는 반도체 소자의 제조 방법.
- 제 2 항에 있어서, 상기 상부 금속 배선을 형성하는 단계는,상기 산화물을 제거한 장비에서 진공의 파괴 없이 인-시투로 금속 시드층을 형성하는 단계;무전해 도금 방식, 전해 도금 방식, PVD 방식 또는 CVD 방식으로 금속 물질을 증착하는 단계;상기 층간 절연막 상부의 상기 금속 물질 및 상기 금속 시드층을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 22 항에 있어서,상기 금속 시드층 또는 상기 상부 금속 배선은 구리로 형성하는 반도체 소자의 제조 방법.
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