KR20050045271A - Method of forming metal pattern using selective plating process - Google Patents
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Abstract
선택적 도금공정을 이용한 금속패턴 형성방법을 제공한다. 이 방법은 먼저,하지층 상에 절연층을 형성하고, 상기 절연층을 패터닝하여 상기 하지층을 노출시키는 그루브를 형성한다. 상기 그루브를 갖는 결과물 상의 전면에 확산장벽층 및 시드층을 차례로 콘포말하게 형성한다. 상기 시드층상에 콘포말한 제1 금속층을 형성한다. 다음으로, 상기 제1 금속층 상에 희생막을 형성하되, 상기 희생막은 상기 제1 금속층에 의해 채워지고 남은 상기 그루브를 채우도록 형성한다. 상기 희생막, 상기 제1 금속층 및 상기 시드층을 차례로 제거하여 상기 절연층 상부의 상기 확산장벽층을 노출시킴과 동시에 상기 그루브 내에 잔존하는 희생막 패턴, 제1 금속층 패턴 및 시드층 패턴을 형성한다. 이어서, 상기 희생막 패턴을 제거하여 상기 그루브 내부의 상기 제1 금속층 패턴을 노출시킨다. 상기 제1 금속층 패턴 상에 상기 그루브를 채우도록 제2 금속층을 형성하고, 상기 제2 금속층, 상기 제1 금속층 패턴, 시드층 패턴 및 상기 확산장벽층을 평탄화 시켜 상기 절연층을 노출시킨다. Provided is a method of forming a metal pattern using a selective plating process. In this method, first, an insulating layer is formed on an underlayer, and the insulating layer is patterned to form a groove exposing the underlayer. A diffusion barrier layer and a seed layer are conformally formed on the front surface of the resultant product having the grooves in order. A conformal first metal layer is formed on the seed layer. Next, a sacrificial film is formed on the first metal layer, and the sacrificial film is formed to fill the groove left by the first metal layer. The sacrificial layer, the first metal layer, and the seed layer are sequentially removed to expose the diffusion barrier layer on the insulating layer, and to form a sacrificial layer pattern, a first metal layer pattern, and a seed layer pattern remaining in the groove. . Subsequently, the sacrificial layer pattern is removed to expose the first metal layer pattern inside the groove. A second metal layer is formed on the first metal layer pattern to fill the groove, and the second metal layer, the first metal layer pattern, the seed layer pattern, and the diffusion barrier layer are planarized to expose the insulating layer.
Description
본 발명은 반도체 소자의 금속패턴 형성방법에 관한 것으로, 특히 선택적 도금공정을 이용한 금속패턴 형성방법에 관한 것 이다.The present invention relates to a method of forming a metal pattern of a semiconductor device, and more particularly to a method of forming a metal pattern using a selective plating process.
반도체 소자에 있어서 금속패턴을 형성하는 방법은 크게 두가지가 있다. 그 하나는 현재 반도체 소자의 제조공정에서 널리 사용되고 있는 금속의 증착 및 패터닝 방법이고, 다른 하나는 절연층 내에 금속패턴이 형성될 그루브(groove)를 형성한 후 상기 그루브 내에 금속패턴을 형성하는 다마신(damascene) 공정이다.There are two methods for forming a metal pattern in a semiconductor device. One is a method of depositing and patterning a metal which is widely used in the manufacturing process of semiconductor devices. The other is damascene which forms a metal pattern in the groove after forming a groove in which the metal pattern is to be formed in the insulating layer. (damascene) Fair.
상기 다마신 공정은 싱글 다마신(single damascene) 공정과 듀얼 다마신 (dual damascene)공정으로 구분되며 간략한 공정순서는 다음과 같다. 먼저, 포토리소그래피 공정을 통해 절연층 내에 그루브를 형성한다. 이 후, 상기 그루브를 채우도록 금속층을 형성한다. 이어서, 상기 절연층이 노출되도록 상기 금속층을 평탄화 하여 상기 그루브 내에 금속패턴을 형성한다. 상기 평탄화 공정은 상기 다마신 공정에 필수적인 공정이며 화학적 기계적 연마(Chemi cal Mechanical Polishing; 이하 CMP라 한다.) 공정이 가장 널리 적용된다. The damascene process is divided into a single damascene process and a dual damascene process, and a brief process sequence is as follows. First, grooves are formed in the insulating layer through a photolithography process. Thereafter, a metal layer is formed to fill the groove. Subsequently, the metal layer is planarized to expose the insulating layer to form a metal pattern in the groove. The planarization process is an essential process for the damascene process, and the chemical mechanical polishing (CMP) process is most widely applied.
도 1 내지 도 2는 종래의 다마신 공정에 의한 금속패턴 형성방법을 도시한 단면도들이다. 1 to 2 are cross-sectional views illustrating a method of forming a metal pattern by a conventional damascene process.
도 1을 참조하면, 먼저, 하지층(100) 상에 절연층(102)을 형성한다. 상기 하지층(100)은 반도체기판, 금속배선 또는 절연층일 수 있다. 상기 절연층(102)을 패터닝하여 비아홀(104)을 형성한다. 상기 비아홀(104)이 형성된 결과물 상에 콘포말한 확산장벽층(106) 및 시드층(108)을 형성한다. 이어서, 상기 시드층(108) 상에 상기 비아홀(104)을 채우는 도금층(110)을 형성한다. Referring to FIG. 1, first, an insulating layer 102 is formed on a base layer 100. The base layer 100 may be a semiconductor substrate, a metal wiring, or an insulating layer. The insulating layer 102 is patterned to form a via hole 104. The conformal diffusion barrier layer 106 and the seed layer 108 are formed on the resultant formed via holes 104. Subsequently, a plating layer 110 filling the via hole 104 is formed on the seed layer 108.
상기 도금층(110) 형성과정에 있어서 상기 비아홀(104)의 채움 특성은 상기 비아홀(104)의 폭의 크기에 따라 다르게 나타난다. 즉, 상기 비아홀(104)이 미세한 폭을 갖는 경우에는 바텀 업 필(bottom-up fill)방식에 의해 빨리 채워진다. 하지만, 상기 비아홀(104)이 큰 폭을 갖는 경우에는 콘포말 필 (conformal fill)방식에 의해 도금이 진행된다. 그 결과 도 1에 도시된 바와 같이 최종적으로 상기 비아홀(104)의 단차만큼의 두께를 갖는 도금층(110)이 상기 절연층(102) 상부에 형성된다. 또한, 평탄한 상부면을 갖는 도금층을 얻기 위하여 상기 도금층(110)을 과도금(overplating)하는 경우에는 상기 절연층(102) 상부의 도금층(110)은 더 큰 두께를 갖게 된다.In the process of forming the plating layer 110, the filling property of the via hole 104 is different depending on the size of the width of the via hole 104. That is, when the via hole 104 has a fine width, the via hole 104 is quickly filled by a bottom-up fill method. However, when the via hole 104 has a large width, plating is performed by a conformal fill method. As a result, as shown in FIG. 1, a plating layer 110 having a thickness corresponding to the level of the via hole 104 is finally formed on the insulating layer 102. In addition, when overplating the plating layer 110 to obtain a plating layer having a flat top surface, the plating layer 110 on the insulating layer 102 has a larger thickness.
도 2를 참조하면, 상기 절연층(102)이 노출되도록 상기 도금층(110), 상기 시드층(108) 및 상기 확산장벽층(106)을 CMP 하여 상기 비아홀(104) 내에 금속패턴 (112)을 형성한다. Referring to FIG. 2, the metal layer 112 is formed in the via hole 104 by CMPing the plating layer 110, the seed layer 108, and the diffusion barrier layer 106 to expose the insulating layer 102. Form.
상술한 바와 같이 상기 절연층(102) 상부에 형성된 두꺼운 도금층(110)은 상기 CMP 공정에서 여러 문제를 유발시킨다. 먼저, CMP양이 많아 짐에따라 공정시간을 증가시킨다. 또한, 디싱(dishing) 및 부식(erosion)현상을 심화시켜 상기 금속패턴(112) 두께의 균일성을 저하시킨다. 상기 디싱 현상은 도 2에 나타낸 바와 같이 연마정지층 역할을 하는 절연층에서 연마가 종료되지 않고 금속패턴의 상부가 과연마 (over poli shing)되는 현상이다. 또한 상기 부식 현상은 금속패턴의 밀도가 조밀한 영역에서 절연층이 연마정지층의 역할을 하지 못하고 금속패턴과 함께 과연마되는 현상을 의미한다. 상기 디싱 및 부식현상은 CMP양이 많아 질수록 상기 연마패드 상에 축적된 연마 부산물양이 증가되어 더 심해진다. 다시말하면, 상기 절연층(102) 상부에 형성된 도금층의 두께가 두꺼울 수록 즉, 상기 비아홀(104)과 상기 절연층(102) 상부면간의 단차가 클 수록 더 심하게 발생한다. 예를 들어, 인덕터의 금속코일, 특히 높은 품질 계수(Q; quality factor)를 얻기 위해 수㎛ 이상의 두께를 요하는 톱 메탈(top metal) 형성공정에서 상기 디싱 및 부식 현상은 더욱 심각하게 발생할 수 있다. As described above, the thick plating layer 110 formed on the insulating layer 102 causes various problems in the CMP process. First, the process time increases as the amount of CMP increases. In addition, dishing and erosion may be intensified to reduce the uniformity of the thickness of the metal pattern 112. The dishing phenomenon is a phenomenon in which the upper portion of the metal pattern is overpolished without polishing being finished in the insulating layer serving as the polishing stop layer as shown in FIG. 2. In addition, the corrosion phenomenon refers to a phenomenon in which the insulating layer does not play a role of the polishing stop layer in the region where the density of the metal pattern is dense and is over-polishing with the metal pattern. The dishing and corrosion are more severe as the amount of CMP increases and the amount of polishing by-products accumulated on the polishing pad increases. In other words, the thicker the thickness of the plating layer formed on the insulating layer 102, that is, the greater the step difference between the via hole 104 and the upper surface of the insulating layer 102, the more severely occurs. For example, the dishing and corrosion phenomenon may occur more seriously in the metal coil of the inductor, especially in a top metal forming process requiring a thickness of several micrometers or more to obtain a high quality factor (Q). .
본 발명이 이루고자 하는 기술적 과제는 금속패턴을 형성함에 있어서, 그루브 내에만 선택적으로 금속층을 형성하여 후속 공정에서 평탄화되는 금속층의 양을 감소시킴으로써 평탄화 공정시간을 단축시키고 디싱 및 부식현상을 최소화하는 금속패턴 형성방법을 제공하는데 있다The technical problem to be achieved in the present invention is to form a metal pattern, selectively forming a metal layer only in the groove to reduce the amount of the metal layer to be flattened in the subsequent process to reduce the planarization process time and minimize dishing and corrosion phenomenon To provide a formation method.
상기 기술적 과제를 이루기 위하여 본 발명은 선택적 도금 공정을 이용한 금속패턴 형성방법을 제공한다. 이 방법은 먼저,하지층 상에 절연층을 형성하고, 상기 절연층을 패터닝하여 상기 하지층을 노출시키는 그루브를 형성한다. 상기 그루브를 갖는 결과물 상의 전면에 확산장벽층 및 시드층을 차례로 콘포말하게 형성한다. 상기 시드층상에 콘포말한 제1 금속층을 형성한다. 다음으로, 상기 제1 금속층 상에 희생막을 형성하되, 상기 희생막은 상기 제1 금속층에 의해 채워지고 남은 상기 그루브를 채우도록 형성한다. 상기 희생막, 상기 제1 금속층 및 상기 시드층을 차례로 제거하여 상기 절연층 상부의 상기 확산장벽층을 노출시킴과 동시에 상기 그루브 내에 잔존하는 희생막 패턴, 제1 금속층 패턴 및 시드층 패턴을 형성한다. 이어서, 상기 희생막 패턴을 제거하여 상기 그루브 내부의 상기 제1 금속층 패턴을 노출시킨다. 상기 제1 금속층 패턴 상에 상기 그루브를 채우도록 제2 금속층을 형성하고, 상기 제2 금속층, 상기 제1 금속층 패턴, 시드층 패턴 및 상기 확산장벽층을 평탄화 시켜 상기 절연층을 노출시킨다.In order to achieve the above technical problem, the present invention provides a method of forming a metal pattern using a selective plating process. In this method, first, an insulating layer is formed on an underlayer, and the insulating layer is patterned to form a groove exposing the underlayer. A diffusion barrier layer and a seed layer are conformally formed on the front surface of the resultant product having the grooves in order. A conformal first metal layer is formed on the seed layer. Next, a sacrificial film is formed on the first metal layer, and the sacrificial film is formed to fill the groove left by the first metal layer. The sacrificial layer, the first metal layer, and the seed layer are sequentially removed to expose the diffusion barrier layer on the insulating layer, and to form a sacrificial layer pattern, a first metal layer pattern, and a seed layer pattern remaining in the groove. . Subsequently, the sacrificial layer pattern is removed to expose the first metal layer pattern inside the groove. A second metal layer is formed on the first metal layer pattern to fill the groove, and the second metal layer, the first metal layer pattern, the seed layer pattern, and the diffusion barrier layer are planarized to expose the insulating layer.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명 하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the present invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like numbers refer to like elements throughout.
도 3 내지 도 9는 본발명의 실시예에 의한 금속패턴 형성방법을 나타낸 단면도들이다.3 to 9 are cross-sectional views showing a metal pattern forming method according to an embodiment of the present invention.
도 3을 참조하면, 하지층(underlying layer; 300) 상에 절연층(302)을 형성한다. 상기 하지층(300)은 반도체 기판이거나 금속 배선 또는 하부 절연층일 수 있다. 상기 절연층(302)은 층간절연막(inter layer dielectric) 또는 금속간절연막(inter metal dielectric)일 수 있다. 이어서, 상기 절연층(302)을 패터닝 하여 상기 하지층(300)을 노출시키는 그루브(304)를 형성한다. 상가 그루브(304)는 트렌치 또는 비아홀일 수 있다. 다음으로, 상기 그루브(304)를 갖는 결과물 (resultant structure) 상에 확산장벽층(306)을 콘포말하게 형성한다. 상기 확산장벽층(306)은 Ta, TaN, TaAlN, TaSiN, TaSi2, Ti, TiN, WN 및 TiSiN으로 이루어진 군에서 선택된 하나의 물질막 또는 적어도 두개의 물질의 적층막으로 형성할 수 있다. 다음으로, 상기 확산장벽층(306) 상에 시드층(308) 을 콘포말하게 형성한다. 상기 시드층(308)은 PVD법 또는 CVD법을 적용하여 형성할 수 있다. 상기 시드층(308)은 구리(Cu)로 형성하는 것이 바람직하나 이에 한정되지 아니하고 백금(Pt), 금(Au), 은(Ag) 또는 니켈(Ni)과 같은 도전성 물질로 형성하거나 이들중 적어도 하나를 포함하는 합금으로 형성할 수도 있다.Referring to FIG. 3, an insulating layer 302 is formed on an underlying layer 300. The base layer 300 may be a semiconductor substrate, a metal wire, or a lower insulating layer. The insulating layer 302 may be an interlayer dielectric or an inter metal dielectric. Subsequently, the insulating layer 302 is patterned to form a groove 304 exposing the base layer 300. The malleable groove 304 may be a trench or via hole. Next, the diffusion barrier layer 306 is conformally formed on the resultant structure having the groove 304. The diffusion barrier layer 306 may be formed of one material film selected from the group consisting of Ta, TaN, TaAlN, TaSiN, TaSi 2 , Ti, TiN, WN and TiSiN or a laminated film of at least two materials. Next, the seed layer 308 is conformally formed on the diffusion barrier layer 306. The seed layer 308 may be formed by applying a PVD method or a CVD method. The seed layer 308 is preferably formed of copper (Cu), but is not limited thereto. It may be formed of an alloy containing one.
도 4를 참조하면, 상기 시드층(308) 상에 콘포말한 제1 금속층(310)을 형성한다. 본발명의 실시예에서 상기 제1 금속층(310)은 구리층으로 형성한다. 상기 제1 금속층(310)은 전기도금공정(electro plating process)을 적용하여 형성하며 이 경우 상기 시드층(308)은 도전성 하지막의 역할을 한다. 상기 제1 금속층(310)은 상기 그루브(304)의 깊이 및 폭을 고려하여 형성하되 본 발명의 실시예에서 상기 제1 금속층은 3000Å 내지 7000Å의 두께로 형성할 수 있다.Referring to FIG. 4, a conformal first metal layer 310 is formed on the seed layer 308. In an embodiment of the present invention, the first metal layer 310 is formed of a copper layer. The first metal layer 310 is formed by applying an electroplating process, and in this case, the seed layer 308 serves as a conductive underlayer. The first metal layer 310 may be formed in consideration of the depth and width of the groove 304, but in the embodiment of the present invention, the first metal layer may be formed to have a thickness of 3000 μm to 7000 μm.
도 5를 참조하면, 상기 제1 금속층(310) 상에 희생막(sacrificial layer ;312)을 형성한다. 상기 희생막(312)은 상기 제1 금속층(310)에 의하여 채워지고 남은 상기 그루브(304)를 채우도록 형성한다. 상기 희생막(312)은 공간 채움성 (gap filling)이 우수한 SOG(spin on glass)막으로 형성할 수 있으며 본발명의 실시예에서 상기 희생막(312)은 HSQ(hydro silsesquioxane)막으로 형성하는 것이 바람직하다. 이후 상기 희생막(312)을 경화시키기 위하여 베이크(bake) 공정을 실시한다.Referring to FIG. 5, a sacrificial layer 312 is formed on the first metal layer 310. The sacrificial layer 312 is formed to fill the groove 304 remaining after being filled by the first metal layer 310. The sacrificial film 312 may be formed of a spin on glass (SOG) film having excellent space filling, and in the embodiment of the present invention, the sacrificial film 312 is formed of a hydro silsesquioxane (HSQ) film. It is preferable. Thereafter, a bake process is performed to cure the sacrificial layer 312.
도 6을 참조하면, 상기 희생막(312), 상기 제1 금속층(310) 및 상기 시드층 (308)을 차례로 평탄화하여 상기 절연층(302) 상부의 상기 희생막(312), 상기 제1 금속층(310) 및 상기 시드층(308)을 선택적으로 제거한다. 그 결과, 상기 절연층 (302) 상부의 상기 확산장벽층(306)이 노출되며 동시에 상기 그루브(304) 내에 희생막 패턴(312′), 제1 금속층 패턴(310′), 및 시드층 패턴(308′)이 형성된다. 상기 평탄화 공정은 CMP공정을 적용하여 수행 할 수 있다. 이 과정에서 상기 희생막 패턴(312′)은 상기 CMP 공정 동안 연마부산물이 상기 그루브(304)내에 침입하는 것을 방지하는 역할을 한다.Referring to FIG. 6, the sacrificial layer 312, the first metal layer 310, and the seed layer 308 are sequentially planarized to form the sacrificial layer 312 and the first metal layer on the insulating layer 302. Selectively remove 310 and the seed layer 308. As a result, the diffusion barrier layer 306 on the insulating layer 302 is exposed, and at the same time, the sacrificial layer pattern 312 ', the first metal layer pattern 310', and the seed layer pattern (in the groove 304) are exposed. 308 '). The planarization process may be performed by applying a CMP process. In this process, the sacrificial layer pattern 312 ′ serves to prevent the by-products from penetrating into the groove 304 during the CMP process.
도 7을 참조하면, 먼저 상기 그루브(304) 내의 상기 희생막 패턴(312′)을 제거한다. 그 결과 상기 그루브(304) 내의 상기 제1 금속층 패턴(310′)이 노출된다. 상기 희생막 패턴(312′)은 불산(HF) 또는 불산(HF) 및 염화암모늄 (NH4Cl)의 혼합용액(LAL)을 사용한 습식식각을 통하여 제거할 수 있다. 한편, 이 과정에서 상기 제1 금속층 패턴(310′)은 상기 식각액(etchant)에 의해 상기 시드층(308)이 손실(consume)되거나 응집(agglomeration)되는 현상을 방지하는 역할을 한다. 즉, 일반적으로 PVD법에 의하여 상기 시드층(308)을 형성하는 경우에 상기 시드층(308)의 측벽 피복도(side wall coverage)는 증착두께의 약 10 퍼센트 정도이다. 따라서, 상기 그루브(304) 측벽의 상기 확산장벽층(306) 상에 형성되는 시드층은 매우 얇은 두께를 갖는다. 그 결과, 상기 제1 금속층 패턴(310′)이 형성되지 않은 경우 상기 희생막 패턴(312′)을 식각하는 동안 상기 그루브(304) 측벽의 상기 시드층(308)이 함께 손실되어 후속의 도금공정을 원활하게 진행 할 수 없게된다.Referring to FIG. 7, first, the sacrificial layer pattern 312 ′ in the groove 304 is removed. As a result, the first metal layer pattern 310 ′ in the groove 304 is exposed. The sacrificial layer pattern 312 ′ may be removed by wet etching using hydrofluoric acid (HF) or a mixed solution (LAL) of hydrofluoric acid (HF) and ammonium chloride (NH 4 Cl). Meanwhile, in this process, the first metal layer pattern 310 ′ prevents the seed layer 308 from being lost or aggregated by the etchant. That is, in general, when the seed layer 308 is formed by the PVD method, the side wall coverage of the seed layer 308 is about 10 percent of the deposition thickness. Thus, the seed layer formed on the diffusion barrier layer 306 of the groove 304 sidewall has a very thin thickness. As a result, when the first metal layer pattern 310 ′ is not formed, the seed layer 308 on the sidewall of the groove 304 is lost together during the etching of the sacrificial layer pattern 312 ′, resulting in subsequent plating process. You will not be able to progress smoothly.
도 8을 참조하면, 상기 그루브(304) 내의 상기 제1 금속층 패턴(310′)이 노출된 결과물 상에 상기 그루브(304)를 채우도록 제2 금속층(314)을 형성한다. 본 발명의 실시예에서 상기 제2 금속층(314)은 구리층으로 형성한다. 상기 제2 금속층(314)은 무전해도금법을 적용하여 형성하는 것이 바람직하다. 이 과정에서 상기 제1 금속층 패턴(310′)은 시드층의 역할을 한다. 따라서, 상기 제2 금속층(314)은 상기 그루브(304) 내에 잔존하는 상기 제1 금속층 패턴(310′)상에서만 선택적으로 형성되며 상기 절연층(302) 상부의 상기 확산장벽층(306) 상에서는 형성되지 않는다. Referring to FIG. 8, the second metal layer 314 is formed to fill the groove 304 on the exposed result of the first metal layer pattern 310 ′ in the groove 304. In the embodiment of the present invention, the second metal layer 314 is formed of a copper layer. The second metal layer 314 is preferably formed by applying an electroless plating method. In this process, the first metal layer pattern 310 ′ serves as a seed layer. Accordingly, the second metal layer 314 is selectively formed only on the first metal layer pattern 310 ′ remaining in the groove 304 and formed on the diffusion barrier layer 306 on the insulating layer 302. It doesn't work.
도 9를 참조하면, 상기 제2 금속층(314), 상기 제1 금속층 패턴(310′), 상기 시드층 패턴(308′) 및 상기 확산장벽층(306)을 평탄화하여 상기 절연층(302)의 상부면을 노출시킨다. 상기 평탄화 공정은 CMP 공정을 적용하여 수행할 수 있다. 그 결과, 상기 그루브(304) 내에 금속패턴(316)이 형성된다. 본 발명의 실시예에서 상기 금속패턴(316)은 구리패턴이며 반도체 소자의 배선이거나 인덕터의 금속코일 일 수 있다. 9, the second metal layer 314, the first metal layer pattern 310 ′, the seed layer pattern 308 ′, and the diffusion barrier layer 306 may be planarized to form the insulating layer 302. Expose the top surface. The planarization process may be performed by applying a CMP process. As a result, a metal pattern 316 is formed in the groove 304. In the exemplary embodiment of the present invention, the metal pattern 316 may be a copper pattern and may be a wiring of a semiconductor device or a metal coil of an inductor.
상술한 바와 같이 본 발명에 따르면, 금속패턴을 형성함에 있어서 그루브 내에만 선택적으로 금속층을 형성하고 절연막상에 금속층이 형성되는 것을 억제할 수 있게 된다. 그 결과, 후속 공정에서 평탄화되는 금속층의 양을 감소시킴으로써 평탄화 공정시간을 단축시키고 디싱 및 부식현상을 최소화 할 수 있게 된다. As described above, according to the present invention, in forming the metal pattern, the metal layer can be selectively formed only in the groove and the formation of the metal layer on the insulating film can be suppressed. As a result, it is possible to shorten the planarization process time and minimize dishing and corrosion by reducing the amount of metal layer planarized in subsequent processes.
도 1 내지 도 2는 종래의 다마신 공정에 의한 금속패턴 형성방법을 도시한 단면도들이다. 1 to 2 are cross-sectional views illustrating a method of forming a metal pattern by a conventional damascene process.
도 3 내지 도 9는 본발명의 실시예에 의한 금속패턴 형성방법을 나타낸 단면도들이다. 3 to 9 are cross-sectional views showing a metal pattern forming method according to an embodiment of the present invention.
* 도면의 주요부분에 대한 설명** Description of the main parts of the drawing *
300 : 하지층 302 : 절연층300: base layer 302: insulating layer
304 : 그루브 306 : 확산장벽층304: groove 306: diffusion barrier layer
308 : 시드층 310 : 제1 금속층308: Seed layer 310: First metal layer
312 : 희생막 314 : 제2 금속층 312: sacrificial film 314: second metal layer
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101212794B1 (en) * | 2010-10-19 | 2013-01-21 | 전자부품연구원 | Semiconductor pacakge and method of manufacturing the same |
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2003
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