KR20050040090A

KR20050040090A - 프리앰블 시퀀스 그룹 생성방법

Info

Publication number: KR20050040090A
Application number: KR1020030075271A
Authority: KR
Inventors: 김형관; 성상경; 김재열; 박준구; 박재운
Original assignee: 삼성전자주식회사
Priority date: 2003-10-27
Filing date: 2003-10-27
Publication date: 2005-05-03
Also published as: US20080037616A1; EP1528704A2; US20050090202A1; EP1528704A3; US7477681B2; KR100520158B1; US7366229B2; EP1528704B1

Abstract

본 발명의 프리앰블 시퀀스 그룹 생성방법은, ARM 시퀀스를 생성해서 프리앰블 시퀀스를 생성하는 단계, 생성된 ARM 시퀀스를 이용해서 각 시퀀스 간의 상호 상관도 값을 계산하는 단계, 상관도 값을 이용하여 통신 시스템에서 사용하기 위한 프리앰블 셋을 구성하도록 한계 상관도 값을 결정하는 단계, 결정한 한계 상관도 값을 만족하는 프리앰블 셋을 산출하는 단계, 및 프리앰블 셋의 구성을 완료하는 단계를 포함한다.

Description

프리앰블 시퀀스 그룹 생성방법{PREAMBLE SEQUENCE GROUP GENERATION METHOD}

본 발명은 통신시스템에서 프리앰블 셋을 생성하는 방법 및 이것이 적용된 장치에 관한 것으로, 보다 상세하게는, 통신 시스템에서 동기정보를 획득하기 위해 사용되는 프리앰블을 한정된 채널 수를 늘리기 위해 사용하도록 복수로 구성하는 방법에서 획득된 시퀀스 등을 이용해 최적의 프리앰블 셋을 생성하는 방법 및 이것이 적용된 장치에 관한 것이다.

일반적으로 통신 시스템(communication system)은 통신 서비스를 지원하는 시스템으로서, 송신기와 수신기로 구성된다.

도 1은 일반적인 통신 시스템의 예를 간략하게 도시한 블록도이다. 도시된 송신기(10)와 수신기(20)는 프레임(frame)을 사용하여 통신 서비스를 제공한다. 따라서, 송신기(10)와 수신기(20)는 프레임의 송신 및 수신을 위해 서로의 동기정보를 획득하는 것이 필요하다.

동기정보를 획득하기 위해서 송신기(10)는 수신기(20)로 전송한 프레임의 시작 위치를 알 수 있는 동기신호를 수신기(20)로 전송한다. 송신기(10)로부터 전송된 동기신호 및 프레임을 수신한 수신기(20)는, 상기 동기신호를 이용하여 상기 프레임의 시작 위치 즉 프레임 타이밍(frame timing)을 확인한다. 이때 수신기(20)는 확인된 프레임 타이밍을 이용하여 수신한 프레임을 복조한다. 여기서 동기신호는 송신기(10)와 수신기(20)가 미리 약속하고 있는 특정 프리앰블 시퀀스(preamble sequence)가 이용되는 것이 일반적이다.

일반적으로 통신시스템에서 전송된 플레임에 대한 동기를 획득하기 위해서 프리앰블을 이용하거나, 파일럿신호를 이용하는 등의 여러 가지 방법이 이용된다. 상기와 같이 프리앰블을 이용해 동기를 획득하는 방법은 일반적으로 하나의 프리앰블이 사용된다.

도 2는 일반적인 통신 시스템에서 이용되는 프레임의 구조를 나타낸 도면이다. 도시된 바와 같이, 프레임은 프리앰블(30)과 데이터(40)로 구성된다. 프리앰블(30)은 프레임의 동기를 맞추고 채널 추정을 위한 용도로 이용된다. 데이터(40)에 포함되는 정보로는 사용자에 의해 선택되어 전송이 요구된 데이터 및/또는 통신 시스템의 제어정보 등이 될 수 있다.

프레임의 구조는 도 2에 도시된 바와 같이 통신 시스템에 따라 고정된 포맷일 수 있으나, 다른 통신 시스템의 경우 프리앰블(30)이 데이터(40)의 중간 또는 끝 부분에 위치할 수 있다. 즉, 프레임에서 프리앰블은 통신 시스템에 따라 다양한 위치에 배치될 수 있다.

도 2에서 프리앰블(30)은 일반적으로 신호1(32) 및 신호2(34)로 구성된다. 신호1(32)은 프레임 동기를 맞추기 위해 이용되고, 신호2(34)는 채널추정을 위해 이용된다. 도시된 바와 같은 프리앰블(30)의 구조는 상기와 같이 2부분(32,34)으로 형성될 수도 있으나, 하나의 신호를 반복해서 사용하거나 여러 개의 신호를 연결해서 사용하는 경우도 있다. 또한, 도면의 신호1(32) 부분을 2개로 분리해서 프레임 동기와 패킷 동기를 위해 이용되는 통신시스템도 있다.

도 3은 일반적인 통신시스템의 송신기 구조를 간단하게 나타낸 블록도이다. 이하에서 설명되는 통신 시스템의 구조는 편의상 간단하게 표현된 것이다. 일반적으로 송신기와 수신기 간의 통신을 위한 동기 획득 방법은 통신 시스템에 따라서 다양한 기법들이 사용되지만, 본 발명의 논지를 흐릴 여지가 있기 때문에 자세한 설명은 생략한다.

데이터 생성부(51)는 데이터를 입력받아 송신데이터를 생성하여 제1다중화부(54)로 전송한다. MAC 헤더 생성부(52)는 프레임에 맞는 MAC 데이터를 생성해서 제1다중화부(54)로 전송한다. PHY 헤더 생성부(53)는 해당 통신 시스템에 맞는 PHY 데이터를 생성하여 제1다중화부(54)로 전송한다. 제1다중화부(54)는 상기 데이터 생성부(51), MAC 헤더생성부(52), 및 PHY 헤더생성부(53)로부터 전송된 신호들을 통신 시스템에 맞추어 다중화 즉, 합성하여 제2다중화부(57)로 전송한다. 여기서 합성된 신호를 전송 데이터라고 칭하자

프리앰블 생성부(56)는 해당 통신 시스템에 맞는 프리앰블을 생성하여 제2다중화부(57)로 전송한다. 이에 따라 제1다중화부(54)에서 다중화된 전송 데이터와 프리앰블 생성부(56)에서 생성된 프리앰블은 제2다중화부(57)로 입력된다. 제2다중화부(57)는 제1다중화부(54) 및 프리앰블 생성부(56)로부터 전송된 전송 데이터 및 프리앰블을 조합하여 전송하고자 하는 프레임으로 변환하고, 변환된 프레임을 송신 안테나(58)를 통해서 수신기 측으로 전송한다.

도 4는 일반적인 통신 시스템의 수신기 구조를 간략하게 나타낸 블록도이다.

도 3의 송신기로부터 전송된 프레임은 수신 안테나(61)를 통해 수신된다. 수신 안테나(61)에 수신된 프레임은 프리앰블 분석부(62) 및 역다중화부(63)로 전송된다. 프리앰블 분석부(62)는 수신된 프레임 중 프리앰블을 분석하여 동기정보와 채널 추정 정보를 검출한다. 이때 프리앰블 분석부(62)는 동기정보와 채널 추정 정보를 이용하여 수신된 프레임의 시작 위치를 판별한다.

프레임의 시작 위치가 판별되면, 역다중화부(63)는 프레임의 시작 위치를 참조하여 수신된 프레임의 전송 데이터로부터 PHY 헤더와 MAC 헤더 및 데이터를 구분한다. 이렇게 구분된 신호들은 각각 PHY 헤더 분석부(64), MAC 헤더 분석부(65), 데이터 복원부(66)에 입력된다.

PHY 헤더 분석부(64)는 역다중화부(63)로부터 전송된 PHY 헤더를 분석하여 그 결과 정보를 데이터 복원부(66)로 전송한다. MAC 헤더 분석부(65)는 역다중화부(63)로부터 전송된 MAC 헤더를 분석하여 그 결과 정보를 데이터 복원부(66)로 전송한다. 이에 따라 데이터 복원부(66)는 PHY 헤더 분석부(64) 및 MAC 헤더 분석부(65)로부터 전송된 각 헤더의 분석 결과 정보를 이용하여 역다중화부(63)로부터 전송된 데이터를 최종적으로 복원한다.

통신 시스템의 송신기와 수신기 간에 약속된 프리앰블 시퀀스는 비주기적 순환 다중화(Apreiodic Recursive Multiplex: 이하 "ARM"이라 함) 시퀀스가 일반적으로 이용된다. 여기서 시퀀스는 ARM 시퀀스로 한정짓지 않으며, 프리앰블에 사용 가능한 모든 시퀀스를 대상으로 한다. ARM 시퀀스는 시퀀스가 주기적으로 전송되지 않는 비주기적 상황에서 자기상관도(auto-correlation)가 우수한 시퀀스이다.

자기 상관도가 우수하다는 것은 시퀀스가 동기를 이루었을 때의 값은 크고 그 이외의 값은 동기가 이루어 졌을 때보다 상대적으로 값이 작다는 것을 의미한다.

도 5는 ARM 시퀀스를 발생시키는 장치를 간략하게 도시한 블록도이다. 도시된 ARM 시퀀스 발생 장치는 길이 128의 ARM 시퀀스를 생성할 수 있다.

도시된 바와 같이, 2비트의 모든 가능한 실수의 조합('00' 또는 '01' 또는 '10' 또는 '11')중 하나가 입력 신호로 입력되면, 그대로 상기 입력 신호가 제1다중화부(81)로 입력된다. 이와 동시에 상기 입력 신호가 제1배타적 논리합(XOR) 가산기(71)로 입력된다.

또한, 이와 동시에 제1신호 발생부(91)는 '01' 또는 '10'의 신호를 발생하여 상기 제1배타적 논리합 가산기(71)로 출력한다. 제1배타적 논리합 가산기(71)는 제1신호 발생부(91)에서 출력한 신호와 상기 입력 신호를 배타적 논리합하여 제1다중화부(81)로 출력한다. 제1다중화부(81)는 상기 입력 신호와 제1배타적 논리합 가산기(71)에서 출력한 신호를 시간적으로 번갈아 다중화하여 4비트의 ARM 시퀀스를 생성한다. 이때 제1다중화부(81)는 생성한 4비트 ARM 시퀀스를 제2다중화부(82)와 제2배타적 논리합 가산부(72)로 출력한다.

제1다중화부(81)에서 제2다중화부(82)로 4비트 ARM 시퀀스가 입력됨과 동시에, 제2신호 발생부(92)는 '0101' 또는 '1010'의 신호를 발생하여 제2배타적 논리합 가산부(72)로 출력한다. 제2배타적 논리합 가산부(72)는 제2신호 발생부(92)에서 출력한 신호와 제1다중화부(81)에서 출력한 4비트 ARM 시퀀스를 배타적 논리합하여 제2다중화부(82)로 출력한다. 제2다중화부(82)는 제1다중화부(81)에서 출력된 신호와 제2배타적 논리합 가산부(72)에서 출력된 신호를 시간적으로 번갈아 다중화하여 8비트의 ARM 시퀀스를 생성하고, 생성한 8비트 ARM 시퀀스를 제3다중화부(83)와 제3배타적 논리합 가산부(71)로 출력한다.

이렇게 제2다중화부(82)에서 제3다중화부(83)로 8비트 ARM 시퀀스가 입력됨과 동시에, 제3신호 발생부(93)는 '01010101' 또는 '10101010'의 신호를 발생하여 제3배타적 논리합 가산부(73)로 출력한다. 제3배타적 논리합 가산부(73)는 제3신호 발생부(93)에서 출력한 신호와 제2다중화부(82)에서 출력한 8비트 ARM 시퀀스를 배타적 논리합하여 제3다중화부(83)로 출력한다. 제3다중화부(83)는 제2다중화부(82)에서 출력된 신호와 제3배타적 논리합 가산부(73)에서 출력된 신호를 시간적으로 번갈아 다중화하여 16비트의 ARM 시퀀스를 생성하고, 생성한 16비트 ARM 시퀀스를 제4다중화부(84)와 제4배타적 논리합 가산부(74)로 출력한다.

이렇게 제3다중화부(83)에서 제4다중화부(84)로 16비트 ARM 시퀀스가 입력됨과 동시에, 제4신호 발생부(94)는 '0101010101010101' 또는 '1010101010101010'의 신호를 발생하여 제4배타적 논리합 가산부(74)로 출력한다. 제4배타적 논리합 가산부(74)는 제4신호 발생부(94)에서 출력된 신호와 제3다중화부(83)에서 출력된 16비트 ARM 시퀀스를 배타적 논리합하여 제4다중화부(84)로 출력한다. 제4다중화부(84)는 제3다중화부(83)로부터 출력된 신호와 제4배타적 논리합 가산부(74)에서 출력한 신호를 시간적으로 번갈아 다중화하여 32비트의 ARM 시퀀스를 생성하고, 생성한 32비트 ARM 시퀀스를 제5다중화부(85)와 제5배타적 논리합 가산부(75)로 출력한다.

이렇게 제4다중화부(84)에서 제5다중화부(85)로 32비트 ARM 시퀀스가 입력됨과 동시에, 제5신호 발생부(95)는 '01010101010101010101010101010101' 또는 '10101010101010101010101010101010'의 신호를 발생하여 제5배타적 논리합 가산부(75)로 출력한다. 제5배타적 논리합 가산부(75)는 제5신호 발생부(85)에서 출력된 신호와 제4다중화부(84)에서 출력된 32비트 ARM 시퀀스를 배타적 논리합하여 제5다중화부(85)로 출력한다. 제5다중화부(85)는 제4다중화부(84)로부터 출력된 신호와 제5배타적 논리합 가산부(75)에서 출력된 신호를 시간적으로 번갈아 다중화하여 64비트의 ARM 시퀀스를 생성하고, 생성한 64비트 ARM 시퀀스를 제6다중화부(86)와 제6배타적 논리합 가산부(76)로 출력한다.

이렇게 제5다중화부(85)에서 제6다중화부(86)로 64비트 ARM 시퀀스가 입력됨과 동시에, 제6신호 발생부(96)는 '0101010101010101010101010101010101010101010101010101010101010101' 또는 '1010101010101010101010101010101010101010101010101010101010101010'의 신호를 발생하여 제6배타적 논리합 가산부(76)로 출력한다. 제6배타적 논리합 가산부(76)는 제6신호 발생부(96)에서 출력된 신호와 제5다중화부(85)에서 출력된 64비트 ARM 시퀀스를 배타적 논리합하여 제6다중화부(86)로 출력한다. 제6다중화부(86)는 제5다중화부(85)에서 출력된 신호와 제6배타적 논리합 가산부(76)에서 출력된 신호를 시간적으로 번갈아 다중화하여 128비트의 ARM 시퀀스를 생성한다.

이렇게 생성된 128비트 ARM 시퀀스는 도 4의 프리앰블 분석부(62)에서 프레임의 동기를 검출하기 위해 이용된다. ARM 시퀀스의 길이는 64, 128, 256, 512...등등 2의 멱승으로 확장이 가능하다. 또한 ARM 시퀀스는 다수개의 입력으로부터 생성되기 때문에 시퀀스 길이의 2배에 해당하는 만큼의 시퀀스 개수를 가지게 된다. 예를 들어 도 5에 나타나 있는 128길이의 ARM시퀀스의 경우 총 256(=128*2)개의 시퀀스 개수를 가지게 된다.

기존의 프리앰블 신호는 통신 시스템의 수신기에서 프레임에 대한 동기를 검출하고 채널을 추정하기 위해서만 사용되고 있다.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 프리앰블로 사용 가능한 시퀀스 후보군에 대하여 특성이 우수한 시퀀스 셋(sequence set)을 도출하는 방법 및 이것이 적용되는 장치를 제공하는 데 있다.

상기와 같은 목적은 본 발명에 따라, ARM 시퀀스를 생성해서 프리앰블 시퀀스를 생성하는 단계, 생성된 ARM 시퀀스를 이용해서 각 시퀀스 간의 상호 상관도 값을 계산하는 단계, 상관도 값을 이용하여 통신 시스템에서 사용하기 위한 프리앰블 셋을 구성하도록 한계 상관도 값을 결정하는 단계, 결정한 한계 상관도 값을 만족하는 프리앰블 셋을 산출하는 단계, 및 프리앰블 셋의 구성을 완료하는 단계를 포함하는 프리앰블 시퀀스 그룹 생성방법에 의해 달성된다.

본 발명에 따르면, 복수개의 프리앰블을 이용해서 사용자 혹은 채널을 구분하는 데 유효한 프리앰블 셋을 제공함으로써, 보다 안정적으로 사용자 구분 또는 채널을 구분하도록 할 수 있다.

이하, 본 발명의 바람직한 실시예들을 첨부한 도면을 참조하여 상세히 설명한다. 도면들 중 동일한 구성요소들은 가능한 한 어느 곳에서든지 동일한 부호들로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

본 발명에서는 다수개의 프리앰블을 이용하여 사용자의 구분 혹은 채널구분을 하는데 사용한다. 상기와 같은 동작을 하기 위해서는 프리앰블 신호나 시퀀스들은 통신 시스템에 따라 하나만 사용하는 것이 아니라, 여러 개의 프리앰블 신호들이 동시에 사용되어야 한다. 이러한 동작을 수행하기 위해서는 프리앰블이 두 가지 조건을 가지게 된다. 우선 프리앰블로서의 특성이 우수해야 한다. 둘째로 프리앰블 상호간에 동일성을 지녀서는 안된다. 즉, 서로 다른 상호간에 상관도가 충분히 낮아야 한다.

이와 같이 프리앰블 시퀀스가 다수개 사용되는 경우, 수신기들이 각각의 프리앰블들을 충분히 구분해 낼 수 있어야 한다. 따라서 수신기가 자신이 사용하는 프리앰블 이외의 프리앰블신호들과 상관도를 검사하면, 그 값이 충분히 낮아야만 자신의 프리앰블로 인식되는 오류를 줄일 수 있다.

상기된 것과 같이 사용자를 구분하거나 채널을 구분하는 프리앰블 셋은 여러 가지로 구성할 수 있다. 그러나 본 발명에서는 자기 상관도 특성이 우수한 ARM 시퀀스를 가지고 설명한다. ARM 시퀀스 셋은 도 5에 나타나 있듯이 일정 길이에 대해 길이의 2배의 개수만큼 프리앰블을 만들어 낼 수 있는 가변 구조를 가지고 있다. 상기된 ARM 시퀀스들을 생성해서 각각의 상호 상관도(Cross-correlation) 값을 구한다. 이때 원하는 통신 시스템에 사용하려는 프리앰블의 개수와 연관지어 한계 상관도 값을 정한다. 이에 따라 상기에서 정해진 상관도 값을 만족하는 프리앰블들을 구해 셋을 구성한다.

도 6은 본 발명에 따른 프리앰블 셋을 구하는 방법의 바람직한 실시예를 도시한 순서도이다.

ARM 시퀀스를 생성해서 프리앰블 시퀀스를 만든다(S110). 다음으로 상기에서 생성된 ARM 시퀀스를 이용해서 각 시퀀스 간의 상호 상관도 값을 구한다(S120). 상기된 상관도 값을 이용하여 상기된 것과 같이 통신 시스템에서 사용 가능한 최적의 프리앰블 셋을 구성하도록 한계 상관도 값을 정한다(S130). 상기에서 정해진 한계 상관도 값을 만족하는 프리앰블 셋을 산출한다(S140). 이때 산출한 프리앰블 셋이 시스템에 충족하는 지의 여부를 판별하여(S150), 이를 충족하는 경우 프리앰블 셋 구성을 완료한다(S160).

그러나 프리앰블 셋이 시스템에 충족하지 않은 경우, 한계 상관도 값을 조정하고(S170), S140 및 S150 단계를 수행한다. 상기에서 산출된 프리앰블 셋은 통신 시스템에 적용된다.

도 7은 본 발명에서 제안하는 프리앰블을 이용한 통신 시스템의 송신기 구조를 나타낸 도면이다. 도시된 바와 같이, 프리앰블 생성부(100)는 본 발명에 따른 프리앰블신호를 생성하여 다중화부(300)로 전송한다. 송신데이터(200)는 수신기로 전송하고자 하는 송신 데이터로서 MAC 헤더나 PHY 헤더 등이 모두 포함되어 있다. 다중화부(300)는 프리앰블 생성부(100)에서 생성된 프리앰블 신호와 송신 데이터(200)를 시스템에 맞게 합성하는 다중화를 수행하여 송신 안테나(350)를 통해 수신기로 전송한다.

도 8은 본 발명에서 제안하는 도 7의 프리앰블 발생부(100)의 구조를 나타낸 도면이다. 도시된 바와 같이, 프리앰블 발생부(100)는 프리앰블 선택부(120) 및 프리앰블 발생부(140)로 구성된다. 프리앰블 선택부(120)는 통신 시스템에서 송신기와 수신기 간에 사용하기로 약속한 프리앰블 셋에 있는 프리앰블 중 하나를 선택하여 프리앰블 발생부(140)로 전송한다. 프리앰블 발생부(140)는 프리앰블 선택부(120)로부터 전송된 프리앰블을 이용하여 임의의 프리앰블을 생성하여 다중화부(300)로 출력한다.

도 9는 본 발명에 따른 프리앰블을 이용한 통신 시스템의 수신기 구조를 나타낸 도면이다. 도 7의 송신기에서 전송된 프레임 신호는 수신 안테나(410)를 통해 수신되어 프리앰블 분석부(500) 및 데이터 복원부(420)로 입력된다.

프리앰블 분석부(500)는 수신된 프레임 신호를 분석하여, 프리앰블 정보와 동기정보, 및 채널 추정 정보 등을 검출하여 데이터 복원부(420)로 전송한다. 데이터 복원부(420)는 프리앰블 분석부(500)로부터 전송된 정보들을 기초로 수신데이터를 복원하고 복원된 데이터(430)를 출력한다.

도 10은 본 발명에 따른 도 9의 프리앰블 분석부(500)의 구조를 상세히 도시한 블록도이다. 도시된 바와 같이, 프리앰블 분석부(500)는 프리앰블 발생부(510), 상관도 측정부(520), 및 동기획득/채널추정부(540)로 구성된다.

수신 안테나(410)에 수신된 수신신호(500)는 도 7의 전송기에서 전송된 프레임 신호이며, 상관도 측정부(520)에 입력된다. 프리앰블 발생부(510)는 통신 시스템의 송신기와 수신기 간에 사용하기로 약속한 프리앰블들을 모두 생성해서 상관도 측정부(520)에 입력한다.

상관도 측정부(520)는 수신 신호(500)인 프레임 신호와 프리앰블 발생부(510)에서 생성된 프리앰블 사이에 상관도를 측정하여 수신된 프레임 신호에 포함된 프리앰블 정보를 동기획득/채널추정부(540)에 전송한다. 이에 따라, 동기획득/채널추정부(540)는 상관도 측정부(520)에서 측정한 수신된 프레임신호의 프리앰블 정보와 수신 신호(600)인 프레임 신호를 통해서 동기정보를 획득하고 채널을 추정한다. 여기서 산출한 정보들은 도 9에서 데이터 복원부(420)로 전송된다.

따라서, 복수개의 프리앰블을 이용해서 사용자 혹은 채널을 구분하는 데 유효한 프리앰블 셋을 제공함으로써, 보다 안정적으로 사용자 구분 또는 채널을 구분하도록 할 수 있다.

한편, 도 6에서 프리앰블 셋을 산출하는 과정을 아래에서 설명한다. 길이 128 비트의 ARM 시퀀스를 가지고, 4개의 프리앰블이 하나의 셋을 이루는 프리앰블 셋들을 구한다. 도 6의 S110 단계에서 ARM 시퀀스들이 모두 생성된다.

표 1은 길이 128 비트의 ARM 시퀀스들을 나열한 표이다. 표 1에서 좌측의 값은 생성된 ARM 시퀀스 값들의 인덱스이고, 우측의 값은 ARM 시퀀스 값들이다. 도 6의 S120 단계에서와 같이 생성된 프리앰블 시퀀스들 상호간에 상관도 값을 계산한다.

표 2는 표 1에서 각각의 시퀀스들의 상호 상관도 값 중에서 가장 큰 상관도 값을 정리한 표이다. 여기서 상호 상관도가 크다는 의미는 두 신호간에 유사성이 많다는 것을 의미하며, 이것은 도 4의 수신기의 프리앰블 분석부(62)에서 프리앰블을 분석해 동기를 찾는 과정에서 오류 발생이 쉽게 일어나게 한다. 따라서 상호 상관도 값은 해당 시퀀스들 각각을 계산해서 가장 큰 값을 대표값으로 삼는다.

표 2의 상호 상관도 값 중 가장 큰 값들 중 가장 최소 값을 가지는 셋을 구성해야 한다. 가장 최소로서 만족하는 한계 값을 구해야 도 4의 프리앰블 분석부(62)에서 프리앰블을 분석할 때 오류가 발생할 가능성을 최소화 할 수 있다.

도 6에서 S130 단계에서 상관도 값이 최소를 만족하는 프리앰블 셋을 구성하기 위해서 가장 작거나 큰 값 등 하나의 대표값을 한계 값으로 지정한다. 이에 따라 정해진 대표값을 가지고 만족하는 프리앰블 셋을 찾는다. 본 발명의 실시예에서도 6의 S130 단계에서 결정된 대표값을 '31'로 취한다.

표 3은 결정된 대표값을 이용해서 산출된 프리앰블 셋을 나타낸 표이다. 표 3에서 볼 수 있듯이 128개의 프리앰블 셋이 존재함을 알 수 있다. 여기서 대표값을 조정하여 '30'으로 낮추게 되면, 만족하는 프리앰블 셋이 존재하지 않는다.

상기 프리앰블 셋 128개 중에 하나를 선택해서 사용자 또는 채널을 구분하는데 이용을 하게되면, 자기 상관도가 우수하고 상호 상관도는 '31'이하인 프리앰블 셋을 이용할 수 있다.

통신 시스템에서 프리앰블 셋이 정해지면 도 8의 프리앰블 선택부(120)는 프리앰블 셋에 구성된 프리앰블 중 하나를 선택하여 도 8의 프리앰블 발생부(140)로 전송한다. 프리앰블 발생부(140)는 이를 이용하여 프리앰블을 생성한다.

프레임에 포함된 프리앰블이 송신기로부터 전송되어 수신기에 전달되면, 도 9의 프리앰블 분석부(500)는 이를 분석한다. 이때 프리앰블 분석부(500)는 도 8의 프리앰블 선택부(120)에서 선택한 프리앰블을 정확히 검출하여 도 10의 상관도 측정부(520)를 통해 프리앰블 정보를 생성한다.

또한, 최대한 상호 상관도를 낮춤으로서 통신 시스템에서 각각의 프리앰블들이 동기정보를 획득하는데 영향을 미치지 않으면서, 사용자 혹은 채널을 구분할 수 있는 장점이 있다.

이상에서는 본 발명에서 특정의 바람직한 실시예에 대하여 도시하고 또한 설명하였다. 그러나, 본 발명은 상술한 실시예에 한정되지 아니하며, 특허 청구의 범위에서 첨부하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능할 것이다.

도 1은 일반적인 통신 시스템의 예를 간략하게 도시한 블록도,

도 2는 일반적인 통신 시스템에서 이용되는 프레임의 구조를 나타낸 도면,

도 3은 일반적인 통신시스템의 송신기 구조를 간단하게 나타낸 블록도,

도 4는 일반적인 통신 시스템의 수신기 구조를 간략하게 나타낸 블록도,

도 5는 ARM 시퀀스를 발생시키는 장치를 간략하게 도시한 블록도,

도 6은 본 발명에 따른 프리앰블 셋을 구하는 방법의 바람직한 실시예를 도시한 순서도,

도 7은 본 발명에서 제안하는 프리앰블을 이용한 통신 시스템의 송신기 구조를 나타낸 도면,

도 8은 본 발명에서 제안하는 도 7의 프리앰블 발생부의 구조를 나타낸 도면,

도 9는 본 발명에 따른 프리앰블을 이용한 통신 시스템의 수신기 구조를 나타낸 도면, 그리고

도 10은 본 발명에 따른 도 9의 프리앰블 분석부의 구조를 상세히 도시한 블록도이다.

Claims

송신기와 수신기로 구성된 통신 시스템에서 프리앰블 시퀀스 그룹 생성방법에 있어서,

ARM 시퀀스를 생성해서 프리앰블 시퀀스를 생성하는 단계;

상기 생성된 ARM 시퀀스를 이용해서 각 시퀀스 간의 상호 상관도 값을 계산하는 단계;

상기 상관도 값을 이용하여 상기 통신 시스템에서 사용하기 위한 프리앰블 셋을 구성하도록 한계 상관도 값을 결정하는 단계;

상기 결정한 한계 상관도 값을 만족하는 프리앰블 셋을 산출하는 단계; 및

상기 프리앰블 셋의 구성을 완료하는 단계를 포함하는 것을 특징으로 하는 프리앰블 시퀀스 그룹 생성방법.
제 1항에 있어서,

상기 산출한 프리앰블 셋이 상기 통신 시스템에서 이용 가능한 값들인 지를 판별하는 단계;

상기 프리앰블 셋이 상기 통신 시스템에서 이용이 불가능한 것으로 판별되면, 상기 결정된 한계 상관도 값을 조정하는 단계; 및

상기 조절한 한계 상관도 값을 기초로 프리앰블 셋을 산출하는 단계를 더 포함하는 것을 특징으로 하는 프리앰블 시퀀스 그룹 생성방법.