KR20050036258A - Panel driving apparatus - Google Patents

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KR20050036258A KR1020030071885A KR20030071885A KR20050036258A KR 20050036258 A KR20050036258 A KR 20050036258A KR 1020030071885 A KR1020030071885 A KR 1020030071885A KR 20030071885 A KR20030071885 A KR 20030071885A KR 20050036258 A KR20050036258 A KR 20050036258A
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Abstract

본 발명에 의한 패널구동장치는, 외부로부터 아날로그 영상 신호를 입력받아 디지털 영상 신호로 변환하고, 디지털 영상 신호, 제1클록 및 동기신호를 출력하는 영상처리부; 제2클록 발생부; 제1클록과 제2클록 중 어느 하나를 선택하여 출력하는 클록선택부; 및 클록 선택부의 출력 클록에 의해 구동되며, 영상처리부로부터의 디지털 영상 신호 및 제어신호를 입력받아 패널구동신호를 발생시키는 논리제어부를 구비한다. 따라서, 초기 기동 상황에 따라 또는 패널 동작 중의 상황에 따라 영상 처리부로부터 제공되는 클록에 오류가 발생하면, 영상 처리부와는 독립적인 클록으로 대체함으로써, 안정적인 패널 구동을 구현할 수 있다. According to an aspect of the present invention, there is provided a panel driving apparatus including: an image processor which receives an analog image signal from an external source, converts the image into a digital image signal, and outputs a digital image signal, a first clock, and a synchronization signal; A second clock generator; A clock selector which selects and outputs one of a first clock and a second clock; And a logic controller which is driven by an output clock of the clock selector and receives a digital image signal and a control signal from the image processor and generates a panel driving signal. Therefore, when an error occurs in the clock provided from the image processing unit according to the initial starting situation or the situation during the panel operation, it is possible to implement stable panel driving by replacing the clock with an independent clock.

Description

패널구동장치{Panel driving apparatus}Panel driving apparatus

본 발명은, 디스플레이 패널의 구동에 관한 것으로서, 특히 디스플레이 패널의 논리 제어부의 구동 클록의 안정화를 위한 패널 구동 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to driving of a display panel, and more particularly to a panel driving apparatus for stabilizing a driving clock of a logic controller of a display panel.

도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여준다. 도 1을 참조하면, 통상적인 면방전 플라즈마 디스플레이 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(100, 106) 사이에는, 어드레스 전극 라인들(A1, A2, ... , Am), 유전층(102, 110), Y 전극 라인들(Y1, ... , Yn), X 전극 라인들(X 1, ... , Xn), 형광층(112), 격벽(114) 및 보호층으로서 예컨대 일산화마그네슘(MgO)층(104)이 마련되어 있다.1 shows a structure of a conventional three-electrode surface discharge plasma display panel. Referring to FIG. 1, between the front and rear glass substrates 100 and 106 of a conventional surface discharge plasma display panel 1, address electrode lines A 1 , A 2 ,..., A m , Dielectric layers 102 and 110, Y electrode lines Y 1 , ..., Y n , X electrode lines X 1 , ..., X n , fluorescent layer 112, barrier rib 114, and As a protective layer, the magnesium monoxide (MgO) layer 104 is provided, for example.

어드레스 전극 라인들(A1, A2, ... , Am)은 뒤쪽 글라스 기판(106)의 앞쪽에 일정한 패턴으로 형성된다. 아래쪽 유전층(110)은 어드레스 전극 라인들(A1, A2, ... , Am)의 앞쪽에 도포된다. 아래쪽 유전층(110)의 앞쪽에는 격벽(114)들이 어드레스 전극 라인들(A1, A2, ... , Am)과 평행한 방향으로 형성된다. 이 격벽(114)들은 각 디스플레이 셀의 방전 영역을 구획하고 각 디스플레이 셀 사이의 광학적 간섭을 방지하는 기능을 한다. 형광층(112)은, 격벽(114)들 사이에서 형성된다.The address electrode lines A 1 , A 2 ,..., A m are formed in a predetermined pattern on the front side of the rear glass substrate 106. The lower dielectric layer 110 is applied in front of the address electrode lines A 1 , A 2 ,..., A m . In front of the lower dielectric layer 110, barrier ribs 114 are formed in a direction parallel to the address electrode lines A 1 , A 2 ,..., A m . These partitions 114 function to partition the discharge area of each display cell and to prevent optical interference between each display cell. The fluorescent layer 112 is formed between the partition walls 114.

X 전극 라인들(X1, ... , Xn)과 Y 전극 라인들(Y1, ... , Yn )은 어드레스 전극 라인들(A1, A2, ... , Am)과 직교되도록 앞쪽 글라스 기판(100)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 디스플레이 셀을 설정한다. 각 X 전극 라인(X1, ... , Xn)과 각 Y 전극 라인(Y1, ... , Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인(Xna, Yna)과 전도도를 높이기 위한 금속 전극 라인(Xnb, Ynb)이 결합되어 형성될 수 있다. 앞쪽 유전층(102)은 X 전극 라인들(X1, ... , Xn)과 Y 전극 라인들(Y1, ... , Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(104) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전층(102)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(108)에는 플라즈마 형성용 가스가 밀봉된다.The X electrode lines X 1 , ..., X n and the Y electrode lines Y 1 , ..., Y n are address electrode lines A 1 , A 2 , ..., A m . It is formed in a predetermined pattern on the back of the front glass substrate 100 to be orthogonal to the. Each intersection sets a corresponding display cell. Each X electrode line (X 1 , ..., X n ) and each Y electrode line (Y 1 , ..., Y n ) are transparent electrode lines (X na ) made of a transparent conductive material such as indium tin oxide (ITO). , Y na ) and metal electrode lines X nb and Y nb for increasing conductivity may be formed. The front dielectric layer 102 is formed by applying the entire surface to the rear of the X electrode lines (X 1 ,..., X n ) and the Y electrode lines (Y 1 ,..., Y n ). A protective layer 104 for protecting the panel 1 from a strong electric field, for example, a magnesium monoxide (MgO) layer, is formed by applying a front surface to the back of the front dielectric layer 102. The plasma forming gas is sealed in the discharge space 108.

이와 같은 플라즈마 디스플레이 패널에 일반적으로 적용되는 구동 방식은, 초기화, 어드레스 및 디스플레이 유지 단계가 단위 서브-필드에서 순차적으로 수행되게 하는 방식이다. 초기화 단계에서는 구동될 디스플레이 셀들의 전하 상태가 균일하게 된다. 어드레스 단계에서는, 선택될 디스플레이 셀들의 전하 상태와 선택되지 않을 디스플레이 셀들의 전하 상태가 설정된다. 디스플레이 유지 단계에서는, 선택될 디스플레이 셀들에서 디스플레이 방전이 수행된다. 이때, 디스플레이 방전을 수행하는 디스플레이 셀들의 플라즈마 형성용 가스로부터 플라즈마가 형성되고, 이 플라즈마로부터의 자외선 방사에 의하여 상기 디스플레이 셀들의 형광층(112)이 여기되어 빛이 발생된다. A driving scheme generally applied to such a plasma display panel is a method in which initialization, address, and display holding steps are sequentially performed in a unit sub-field. In the initialization step, the charge states of the display cells to be driven are made uniform. In the address step, the charge state of display cells to be selected and the charge state of display cells not to be selected are set. In the display holding step, display discharge is performed in the display cells to be selected. At this time, a plasma is formed from the plasma forming gas of the display cells performing display discharge, and the fluorescent layer 112 of the display cells is excited by ultraviolet radiation from the plasma to generate light.

여기서, 상기 단위 서브-필드들이 단위 프레임에 여러개 포함됨으로써, 각 서브-필드의 디스플레이 유지 시간들에 의하여 원하는 계조가 디스플레이될 수 있다.Here, since the unit sub-fields are included in the unit frame, the desired gray level can be displayed by the display holding times of each sub-field.

도 2는 도 1에 도시된 플라즈마 디스플레이 패널(1)의 통상적인 구동 장치를 보여준다.FIG. 2 shows a typical driving device of the plasma display panel 1 shown in FIG. 1.

도 2를 참조하면, 플라즈마 디스플레이 패널(1)의 통상적인 구동 장치는 영상 처리부(200), 제어부(202), 어드레스 구동부(206), X 구동부(208) 및 Y 구동부(204)를 포함한다. 영상 처리부(200)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 제어부(202)는 영상 처리부(200)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX)을 발생시킨다. 어드레스 구동부(206)는, 제어부(202)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극 라인들(A1, A2, ... , Am)에 인가한다. X 구동부(208)는 제어부(202)로부터의 구동 제어 신호들(SA, S Y, SX)중에서 X 구동 제어 신호(SX)를 처리하여 X 전극 라인들에 인가한다. Y 구동부(204)는 제어부(202)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호(SY)를 처리하여 Y 전극 라인들에 인가한다.Referring to FIG. 2, a typical driving apparatus of the plasma display panel 1 includes an image processor 200, a controller 202, an address driver 206, an X driver 208, and a Y driver 204. The image processing unit 200 converts an external analog image signal into a digital signal, and internal image signals, for example, 8-bit red (R), green (G) and blue (B) image data, clock signals, vertical and horizontal, respectively. Generate synchronization signals. The controller 202 generates driving control signals S A , S Y , and S X according to an internal image signal from the image processor 200. The address driver 206 generates the display data signal by processing the address signal S A among the driving control signals S A , S Y , and S X from the controller 202, and generates the display data signal. It is applied to the address electrode lines A 1 , A 2 ,..., A m . The X driving unit 208 processes the X driving control signal S X among the driving control signals S A , S Y , and S X from the control unit 202, and applies the X driving control signal S X to the X electrode lines. The Y driver 204 processes the Y driving control signal S Y among the driving control signals S A , S Y , and S X from the controller 202, and applies the Y driving control signal S Y to the Y electrode lines.

종래 영상 처리부(200)는 일반적으로 주문형 디지털 신호 처리 IC(Digital Signal Processing IC) 또는 범용 디지털 신호 처리 IC를 사용한다. 영상 처리부(200)는 외부로부터 아날로그 영상 신호를 입력받아 디지털 영상 신호로 변환하고, 디지털 영상 신호, 클록 및 동기신호를 출력한다. 그리고, 논리 제어부(202)는 영상 처리부(200)로부터 제공받은 클록에 의해 구동되고, 영상 처리부(200)로부터 제공받은 동기 신호를 이용하여 도 3에 도시된 제어신호들을 생성하고, 영상 처리부(200)로부터 제공받은 디지털 영상 신호로부터 어드레스 신호를 생성하여 출력한다.The conventional image processor 200 generally uses a custom digital signal processing IC or a general-purpose digital signal processing IC. The image processor 200 receives an analog image signal from an external source, converts the image into a digital image signal, and outputs a digital image signal, a clock, and a synchronization signal. The logic controller 202 is driven by a clock provided from the image processor 200, generates the control signals shown in FIG. 3 using the synchronization signal provided from the image processor 200, and the image processor 200. An address signal is generated from the digital video signal provided from the C-axis and output.

따라서, 논리 제어부(202)는 영상 처리부(200)로부터 클록이 제공되어야만 동작이 이루어진다. 따라서, 어떠한 오류로 인하여 영상 처리부(200)로부터 클록이 제공되지 않거나, 일정 시간 지연 후에 제공된다면, 그에 따라 논리 제어부(202)가 구동되지 않거나, 시간 지연 후에 동작하는 문제점이 있다.Therefore, the logic controller 202 can operate only when a clock is provided from the image processor 200. Therefore, if a clock is not provided from the image processing unit 200 due to some error or is provided after a predetermined time delay, the logic controller 202 may not be driven or operate after a time delay.

본 발명이 이루고자 하는 기술적 과제는, 영상 처리 IC에 독립적으로 기동될 수 있는 논리 제어부를 갖는 플라즈마 디스플레이 패널에 구동회로를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a driving circuit in a plasma display panel having a logic controller that can be started independently of an image processing IC.

상기의 기술적 과제를 이루기 위한 본 발명에 의한 패널구동장치는, 외부로부터 아날로그 영상 신호를 입력받아 디지털 영상 신호로 변환하고, 상기 디지털 영상 신호, 제1클록 및 동기신호를 출력하는 영상처리부; 제2클록 발생부; 상기 제1클록과 상기 제2클록 중 어느 하나를 선택하여 출력하는 클록선택부; 및 상기 클록 선택부의 출력 클록에 의해 구동되며, 상기 영상처리부로부터의 상기 디지털 영상 신호 및 제어신호를 입력받아 패널구동신호를 발생시키는 논리제어부를 구비하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a panel driving apparatus including: an image processor configured to receive an analog image signal from an external source, convert the analog image signal into a digital image signal, and output the digital image signal, a first clock, and a synchronization signal; A second clock generator; A clock selector configured to select and output any one of the first clock and the second clock; And a logic controller driven by an output clock of the clock selector and configured to receive the digital image signal and the control signal from the image processor and generate a panel driving signal.

상기 클록 선택부는, 상기 제1클록이 정상상태 주파수에 도달한 경우에는 제1클록을 선택하고, 그렇지 않으며 제2클록을 선택하여 출력할 수 있다. 여기서, 상기 제1클록의 정상상태 주파수와 상기 제2클록의 정상상태 주파수가 동일 주파수일 수 있다. 여기서 상기 클록 선택부는, 상기 제1클록과 상기 제2클록의 주파수를 비교함으로써, 제1클록이 정상상태에 도달하였는지를 여부를 판단하도록 구현될 수 있다.The clock selector may select a first clock when the first clock reaches a steady state frequency, and select and output a second clock otherwise. Here, the steady state frequency of the first clock and the steady state frequency of the second clock may be the same frequency. Here, the clock selector may be implemented to determine whether the first clock has reached a steady state by comparing the frequencies of the first clock and the second clock.

이하, 본 발명의 바람직한 실시예에 의한 패널구동장치의 구성 및 동작을 첨부한 도면들을 참조하여 상세히 설명한다.Hereinafter, the configuration and operation of a panel driving apparatus according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 바람직한 일 실시예에 의한 패널구동장치를 설명하기 위한 블록도이다.3 is a block diagram illustrating a panel driving apparatus according to an embodiment of the present invention.

영상 처리부(300)는, 외부로부터 아날로그 영상 신호(IN)를 입력받아 디지털 영상 신호로 변환하고, 제1클록(302)을 출력한다. 영상 처리부(300)는 주문형 디지털 신호 처리 IC(Digital Signal Processing IC) 또는 범용 디지털 신호 처리 IC를 사용한다. 그리고 논리 제어부(302)는 영상 처리부(300)로부터 클록이 제공되어야만 동작이 이루어진다. 따라서, 초기 기동시 또는 그 외의 기간중에라도 어떠한 오류로 인하여 영상 처리부(300)로부터 클록이 제공되지 않거나, 일정 시간 지연 후에 제공된다면, 그에 따라 논리 제어부(308)가 구동되지 않거나, 시간 지연 후에 동작하는 문제가 발생할 수 있다.The image processor 300 receives an analog video signal IN from the outside, converts the analog video signal into a digital video signal, and outputs a first clock 302. The image processor 300 uses a custom digital signal processing IC or a general-purpose digital signal processing IC. The logic controller 302 operates only when a clock is provided from the image processor 300. Therefore, if the clock is not provided from the image processing unit 300 due to any error during the initial startup or during other periods, or is provided after a predetermined time delay, the logic controller 308 does not operate accordingly, or operates after a time delay. This may cause problems.

제2클록 발생부(304)는, 영상 처리부(300)로부터 출력되는 제1클록(302)과는 독립적으로 제2 클록(306)을 발생시킨다. 여기서, 제2 클록(306)은 제1 클록(302)과 동일한 주파수이거나 다른 주파수를 가질 수 있다.The second clock generator 304 generates the second clock 306 independently of the first clock 302 output from the image processor 300. Here, the second clock 306 may have the same frequency or a different frequency than the first clock 302.

클록 선택부(308)는, 제1클록(302)이 정상상태 주파수에 도달한 경우에는 제1클록(302)을 선택하고, 그렇지 않으며 제2클록(304)을 선택하여 출력할 수 있다. 여기서, 제1클록(302)의 정상상태 주파수와 제2클록(306)의 정상상태 주파수가 동일 주파수일 수 있다. 여기서 클록 선택부(308)는, 제1클록(302)과 제2클록(306)의 주파수를 비교함으로써, 제1클록(302)이 정상상태에 도달하였는지를 여부를 판단하도록 구현될 수 있다. 이를 위하여 본 발명에 의한 패널구동장치는, 주파수 비교부(312)를 더 구비할 수 있다.The clock selector 308 may select the first clock 302 when the first clock 302 reaches the steady state frequency, and select and output the second clock 304 otherwise. Here, the steady state frequency of the first clock 302 and the steady state frequency of the second clock 306 may be the same frequency. Here, the clock selector 308 may be implemented to determine whether the first clock 302 has reached a steady state by comparing the frequencies of the first clock 302 and the second clock 306. To this end, the panel driving apparatus according to the present invention may further include a frequency comparison unit 312.

주파수 비교부(312)는 영상 처리부(300)로부터의 제1클록(302)과 제2클록(306)의 주파수를 비교한다. 주파수 비교부(312)는, PLL(Phase Locked Loop) 또는 DLL(Delay Locked Loop) 방식의 주파수 합성 방식에서 사용하는, 위상 주파수 검출방식에 의해 구현될 수 있다.The frequency comparator 312 compares the frequencies of the first clock 302 and the second clock 306 from the image processor 300. The frequency comparison unit 312 may be implemented by a phase frequency detection method, which is used in a frequency synthesized method of a phase locked loop (PLL) or delay locked loop (DLL) method.

예컨대 주파수 비교부(312)는, 제1클록(302) 주파수가 제2클록(306) 주파수 보다 작으면 로우레벨 신호를 출력하여, 클록 선택부(308)에서 제2클록(306)을 선택하여 출력하도록 구현될 수 있다. 또한 주파수 비교부(312)는, 제1클록(302) 주파수가 제2클록(306) 주파수와 소정 범위내에서 일치하면, 하이레벨 신호를 출력하여, 클록 선택부(308)에서 제1클록(306)을 선택하여 출력하도록 구현될 수 있다.For example, if the frequency of the first clock 302 is less than the frequency of the second clock 306, the frequency comparator 312 outputs a low level signal, and the clock selector 308 selects the second clock 306. Can be implemented to output. When the frequency of the first clock 302 coincides with the frequency of the second clock 306 within a predetermined range, the frequency comparison unit 312 outputs a high level signal, and the clock selector 308 uses the first clock ( 306 may be implemented to select and output.

이와 같이 주파수 비교부(312)의 동작에 의해 클록 선택부(312)가 제어되어, 클록이 선택되면, 초기 기동시 뿐만이 아니라, 패널 동작중에도 어떠한 이유에 의하여 영상 처리부(300)로부터 클록의 제공에 오류가 발생하면, 즉각 제2 클록으로 논리 제어부(316) 구동 클록이 대체됨으로써, 패널 구동의 신뢰성을 보장할 수 있다.In this way, the clock selector 312 is controlled by the operation of the frequency comparator 312, and when the clock is selected, the image processor 300 provides the clock for some reason not only during initial startup but also during panel operation. If an error occurs, the logic controller 316 driving clock is immediately replaced with the second clock, thereby ensuring the reliability of panel driving.

논리 제어부(316)는 클록 선택부(308)의 출력 클록(310)에 의해 구동되며, 영상 처리부(300)로부터의 디지털 영상 신호 및 제어신호(318)를 입력받아 패널구동신호(OUT)를 발생한다. 논리 제어부(316)는 도 3에 도시된 논리 제어부(204)와 동일한 기능을 수행할 수 있다.The logic controller 316 is driven by the output clock 310 of the clock selector 308, and receives the digital image signal and the control signal 318 from the image processor 300 to generate the panel driving signal OUT. do. The logic controller 316 may perform the same function as the logic controller 204 illustrated in FIG. 3.

도 4는 본 발명의 바람직한 다른 실시예에 의한 패널구동장치를 설명하기 위한 블록도이다. 도 3과의 차이점이라면, 주파수 비교부(312)가 삭제되고, 클록 선택부(308)의 제어신호가 논리 제어부(316)로부터 피드백되는 것이다. 이 실시예는, 패널 기동 초기에 클록 선택부(308)에서 제2클록(306)이 선택되어 논리 제어부(316)로 입력된다. 그리고, 논리 제어부(316)에서는, 제2클록을 이용하여, 패널구동신호 생성을 위한 준비 단계를 수행한다. 이러한 준비단계에서는, 도면에 도시되지는 않았지만, EEPROM(electrically erasable and programmable read only memory)과 같은 설정 데이터 저장부로부터 각종 시스템 파라미터들을 다운로드하는 동작, 영상 처리부(300)로부터의 동기신호를 검출하는 동작, 로직 파워시퀀스(logic power sequence) 동작 등의 데이터 파라미터들을 다운로드하는 동작 등이 수행된다. 여기서 로직 파워시퀀스는, 다양한 FET 구동용 게이트 신호들을 필요한 순서 및 기간에 따라 인가하기 위한 시스템 파라미터를 말한다. 이러한 준비 단계의 수행이 완료되면, 논리 제어부(316)는, 클론 선택부(308)로 하이레벨의 신호를 출력하여, 클록 선택부(308)가 제1클록(302)을 선택하도록 구현될 수 있다.4 is a block diagram illustrating a panel driving apparatus according to another preferred embodiment of the present invention. 3, the frequency comparator 312 is deleted, and the control signal of the clock selector 308 is fed back from the logic controller 316. In this embodiment, the second clock 306 is selected by the clock selector 308 at the initial stage of panel startup and input to the logic controller 316. In addition, the logic controller 316 performs a preparation step for generating the panel driving signal using the second clock. In this preparation step, although not shown in the figure, the operation of downloading a variety of system parameters from the configuration data storage, such as EEPROM (electrically erasable and programmable read only memory), the operation of detecting the synchronization signal from the image processing unit 300 And downloading data parameters, such as a logic power sequence operation. Here, the logic power sequence refers to a system parameter for applying various FET driving gate signals in the required order and duration. When the preparation step is completed, the logic controller 316 may output a high level signal to the clone selector 308 so that the clock selector 308 selects the first clock 302. have.

이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiments have been disclosed in the drawings and specification above. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not used to limit the scope of the present invention as defined in the meaning or claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

이상에서 설명한 바와 같이, 본 발명의 패널구동장치에 의하면, 디스플레이 패널의 초기 기동시에 논리 제어부의 안정적이 동작이 보장된다. As described above, according to the panel driving apparatus of the present invention, stable operation of the logic controller is ensured at the initial startup of the display panel.

디스플레이 패널의 논리 제어부는, 패널 구동 신호를 발생시키는 구성요소로서, 그 내부에 포함되는 레지스터 로직은 클록에 의해서만 구동된다. 따라서, 클록이 제공되지 않거나, 정상적이지 않은 주파수의 클록이 제공되거나, 클록의 제공이 지연된다면, 논리 제어부가 제대로 동작할 수 없다.The logic controller of the display panel is a component that generates a panel driving signal, and the register logic included therein is driven only by a clock. Therefore, if a clock is not provided, a clock of an abnormal frequency is provided, or the provision of the clock is delayed, the logic controller cannot operate properly.

따라서, 본 발명에 의한 패널구동장치에 의하여, 초기 기동 상황에 따라 또는 패널 동작 중의 상황에 따라 영상 처리부로부터 제공되는 클록에 오류가 발생하면, 영상 처리부와는 독립적인 클록으로 대체함으로써, 안정적인 패널 구동을 구현할 수 있다. Therefore, when an error occurs in the clock provided by the image processing unit according to the initial startup situation or during the panel operation by the panel driving apparatus according to the present invention, by replacing the clock with an independent clock, the stable panel drive Can be implemented.

본 발명은 이상에서 설명되고 도면들에 표현된 예시들에 한정되는 것은 아니다. 전술한 실시 예들에 의해 가르침 받은 당업자라면, 다음의 특허 청구 범위에 기재된 본 발명의 범위 및 목적 내에서 치환, 소거, 병합 등에 의하여 전술한 실시 예들에 대해 많은 변형이 가능할 것이다.The invention is not limited to the examples described above and represented in the drawings. Those skilled in the art taught by the above-described embodiments, many modifications to the above-described embodiments are possible by substitution, erasure, merging, etc. within the scope and object of the present invention described in the following claims.

도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 나타내는 도면이다.1 is a view showing the structure of a conventional three-electrode surface discharge plasma display panel.

도 2는 도 1에 도시된 플라즈마 디스플레이 패널의 통상적인 구동 장치를 보여준다.FIG. 2 shows a typical driving apparatus of the plasma display panel shown in FIG. 1.

도 3은 본 발명의 바람직한 일 실시예에 의한 패널구동장치를 설명하기 위한 블록도이다.3 is a block diagram illustrating a panel driving apparatus according to an embodiment of the present invention.

도 4는 본 발명의 바람직한 다른 실시예에 의한 패널구동장치를 설명하기 위한 블록도이다.4 is a block diagram illustrating a panel driving apparatus according to another preferred embodiment of the present invention.

Claims (4)

외부로부터 아날로그 영상 신호를 입력받아 디지털 영상 신호로 변환하고, 상기 디지털 영상 신호, 제1클록 및 동기신호를 출력하는 영상처리부;An image processor configured to receive an analog image signal from an external source, convert the analog image signal into a digital image signal, and output the digital image signal, a first clock, and a synchronization signal; 제2클록 발생부;A second clock generator; 상기 제1클록과 상기 제2클록 중 어느 하나를 선택하여 출력하는 클록선택부; 및A clock selector configured to select and output any one of the first clock and the second clock; And 상기 클록 선택부의 출력 클록에 의해 구동되며, 상기 영상처리부로부터의 상기 디지털 영상 신호 및 제어신호를 입력받아 패널구동신호를 발생시키는 논리제어부;를 구비하는 것을 특징으로 하는 패널구동장치.And a logic controller which is driven by an output clock of the clock selector and receives the digital image signal and the control signal from the image processor and generates a panel driver signal. 제1항에 있어서, 상기 클록 선택부는,The method of claim 1, wherein the clock selector, 상기 제1클록이 정상상태 주파수에 도달한 경우에는 제1클록을 선택하고, 그렇지 않으며 제2클록을 선택하여 출력하는 것을 특징으로 하는 패널구동장치.And when the first clock reaches a steady state frequency, selects the first clock, and otherwise selects and outputs the second clock. 제2항에 있어서,The method of claim 2, 상기 제1클록의 정상상태 주파수와 상기 제2클록의 정상상태 주파수가 동일 주파수인 것을 특징으로 하는 패널구동장치.And the steady state frequency of the first clock and the steady state frequency of the second clock are the same frequency. 제3항에 있어서,The method of claim 3, 상기 제1클록과 상기 제2클록을 비교하여, 제1클록이 정상상태에 도달하였는지를 여부를 판단하는 것을 특징으로 하는 패널구동장치.And comparing the first clock with the second clock to determine whether the first clock has reached a steady state.
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