KR20050032622A - 강유전체 메모리 및 그 데이터 독출 방법 - Google Patents

강유전체 메모리 및 그 데이터 독출 방법 Download PDF

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Abstract

비트선은 미리 소정의 부전압으로 설정되는 제1 노드에 제1 pMOS 트랜지스터를 통해 접속된다. 제1 pMOS 트랜지스터의 게이트 전압은 제1 pMOS 트랜지스터의 임계치 전압보다 약간 낮은 일정 전압으로 설정된다. 독출 동작중에 강유전체 커패시터의 잔류 분극치에 따라서 메모리 셀로부터 비트선에 유입되는 전류는 제1 노드에 항상 누설시켜, 제1 노드의 전압은 상승한다. 메모리 셀에 기억되어 있는 데이터의 논리치는 제1 노드의 전압 상승량에 따라서 판정된다. 독출 동작중에 비트선을 접지 전압에 유지하기 위한 제어 회로가 불필요해지기 때문에, 강유전체 메모리의 레이아웃 사이즈를 작게 할 수 있다. 제어 회로가 불필요해지기 때문에 강유전체 메모리의 소비 전력을 삭감할 수 있다.

Description

강유전체 메모리 및 그 데이터 독출 방법{FERROELECTRIC MEMORY AND METHOD FOR READING ITS DATA}
본 발명은 강유전체 메모리에 관한 것이며, 특히 강유전체 커패시터에 기록된 데이터를 독출하기 위한 데이터 독출 회로에 관한 것이다.
최근, 비트선 GND 센스 방식이라 칭하는 강유전체 메모리의 독출 방식이 제안되어 있다(IEEE Journal of Solid-State Circuits, Vol.37, No.5, pp592-597, May 2002, 특허 공개 2002-133857호 공보)
도 1은 종래의 비트선 GND 센스 방식을 채용하는 강유전체 메모리의 주요부를 나타내고 있다.
메모리 셀 어레이(ARY)는 2T2C형 셀이라 칭하는 메모리 셀(MC)과 컬럼 스위치(CSW)를 갖고 있다. 2T2C형 셀은 1비트의 정보를 유지하기 위해서 2개의 전송 트랜지스터와 2개의 강유전체 커패시터(FC)로 구성된다. 각 강유전체 커패시터(FC)는 일단이 전송 트랜지스터를 통해 비트선(BL)(또는 XBL)에 접속되고, 타단이 플레이트선(PL)에 접속되어 있다. 전송 트랜지스터의 게이트는 워드선(WL)에 접속되어 있다. 부호 Cb1은 비트선 용량을 나타내고 있다. 컬럼 스위치(CSW)는 어드레스 신호에 따라서 활성화하는 컬럼 선택 신호(CL)에 의해 비트선(BL, XBL)을 데이터 버스선에 접속한다. 데이터 버스선은 버스 접지 신호(BUSG)에 의해 접지 전압에 방전되어, 버스온 신호(BUSON)에 의해 비트선 GND 센스 회로(BGS)에 접속된다.
비트선 GND 센스 회로(BGS)는 인버터 앰프(IAMP), 차지 트랜스퍼(CT), 분리 게이트(ISO), 임계치 전압 생성 회로(VTG), 부전압 생성 회로(NEGG), 부전압 제어 회로(NEGC), 및 부전압을 정전압으로 변환하기 위한 커플링 커패시터(Ctrans)를 갖고 있다.
인버터 앰프(IAMP)는 독출 동작중에 쇼트 신호(SHORT)의 고레벨에 의해 활성화되어, 비트선(BL, BLX)의 전압이 상승할 때에, 차지 트랜스퍼(CT)(pMOS 트랜지스터)의 제어 노드(VT)의 전압을 하강시킨다.
임계치 전압 생성 회로(VTG)는 제어 신호(VTGEN)의 반전 논리를 받는 커패시터(Cgate)와 노드(GT)에 접속된 클램프 회로를 갖고 있다. 노드(GT)는 클램프 회로에 의해 -0.7 V∼0.7 V로 설정된다. 임계치 전압 생성 회로(VTG)는 제어 신호(VTGEN)의 고레벨에의 변화에 의해 노드(GT)(-0.7 V)에 부전압을 생성한다. 이 부전압은 차지 트랜스퍼(CT)의 임계치 전압과 같다.
부전압 생성 회로(NEGG)는 제어 신호(NEGGEN)의 반전 논리를 받는 커패시터(Ctank)와, 부전압 노드(VNEG)를 접지 전압으로 초기화하는 pMOS 트랜지스터를 갖고 있다. 부전압 생성 회로(NEGG)는 제어 신호(NEGGEN)의 고레벨에의 변화에 의해 노드(VNEG)에 부전압을 생성한다.
부전압 제어 회로(NEGC)는 제어 신호(CLP2GEN, CLP1GEN)의 반전 논리를 각각 받는 커패시터와, 노드(CLP2)를 접지 전압으로 초기화하는 pMOS 트랜지스터와, 노드(CLP1)에 접속된 클램프 회로를 갖고 있다. 노드(CLP1)는 클램프 회로에 의해 -2.1 V∼0.7 V의 범위로 설정된다. 노드(CLP2)는 노드(CLP1)가 -2.1 V로 설정됨으로써 확실하게 접지 전압으로 초기화된다. 부전압 제어 회로(NEGC)는 제어 신호(CLP2GEN)의 고레벨에의 변화에 의해 분리 게이트(ISO)(pMOS 트랜지스터)의 제어 게이트에 부전압을 공급한다. 이 때문에, 노드(GT)의 부전압(-0.7 V)은 분리 게이트(ISO)의 온에 의해 노드(VT)에 확실하게 전달된다.
전술한 종래의 비트선 GND 센스 회로(BGS)에서는 이하와 같이 동작하여 독출 동작이 실행된다.
우선, 제어 신호(CLP1GEN)가 고레벨로 2회 변화되어, 노드(CLP2)는 접지 전압으로 초기화된다. 비트선(BL, XBL)은 버스온 신호(BUSON)의 고레벨에의 변화에 의해 비트선 GND 센스 회로(BGS)에 접속된다. 인버터 앰프(IAMP)는 쇼트 신호(SHORT)의 고레벨에의 변화에 의해 활성화된다.
다음에, 노드(CLP2)는 제어 신호(CLP2GEN)의 고레벨에의 변화에 의해 부전압으로 변화된다. 분리 게이트(ISO)는 노드(CLP2)의 부전압에 의해 온한다. 또한, 노드(GT) 및 노드(VT)는 제어 신호(VTGENN)의 고레벨에의 변화에 의해 -0.7 V로 변화된다.
강유전체 커패시터(FC)는 워드선(WL)의 고레벨에의 변화에 의해 비트선(BL, XBL)에 각각 접속된다. 비트선(BL, XBL)은 컬럼 선택 신호(CL)의 고레벨에의 변화에 의해 데이터 버스선에 각각 접속된다. 비트선(BL, XBL) 및 데이터 버스선의 프리차지 기간은 버스 접지 신호(BUSG)가 저레벨로 변화함으로써 종료한다.
다음에, 제어 신호(NEGGEN)가 고레벨로 변화되고, 노드(VNEG)는 부전압으로 변화된다. 다음에, 플레이트선(PL)이 고레벨로 변화되고, 비트선(BL, XBL)의 전압은 강유전체 커패시터(FC)의 잔류 분극치에 따라서 각각 상승한다. 비트선(BL, XBL)의 전압이 상승하면, 노드(VT)의 전압은 인버터 앰프(IAMP)의 피드백 작용에 의해 저하한다. 이 때문에, 비트선(BL, XBL)상의 전하는 차지 트랜스퍼(CT)를 통해 부전압 생성 회로(NEGG)의 커패시터(Ctank)에 흡수된다. 즉, 비트선(BL, XBL)의 전압은 접지 전압으로 되돌아간다.
강유전체 커패시터(FC)의 잔류 분극치는 커패시터(Ctank)의 접속 노드(VNEG)의 전압 변화로서 나타난다. 노드(VNEG)의 전압(부전압)은 커플링 타이밍에 의해 정전압으로 변환된다. 센스 앰프(SA)는 비트선(BL, XBL)에 각각 대응하는 비트선 GND 센스 회로(BGS)에서 출력되는 전압을 차동 증폭한다. 즉, 메모리 셀(MC)에 유지되어 있는 데이터는 외부에 독출된다.
전술한 비트선 GND 센스 회로(BGS)에서는 독출 동작중에 비트선(BL, XBL)의 전압을 접지 전압에 유지하기 위해서 인버터 앰프(IAMP)가 필요하여, 회로 면적이 증가하는 요인이 되고 있다. 또한, 인버터 앰프(IAMP)는 동작 전류가 100 ㎂ 정도이다. 2T2C형 셀의 강유전체 메모리에서는 비트선 GND 센스 회로(BGS)는 I/O마다 2개 필요하다. 예컨대, 강유전체 메모리의 데이터 단자가 16비트 구성인 경우, 32개의 비트선 GND 센스 회로(BGS)가 필요하다. 이 때문에, 인버터 앰프(IAMP)의 회로 면적이 칩 사이즈에 부여하는 영향 및 인버터 앰프(IAMP)의 소비 전류가 강유전체 메모리의 소비 전력에 부여하는 영향은 크다.
또한, 인버터 앰프(IAMP)를 정확히 동작시키기 위해서 노드(VT)와 노드(GT)를 분리하는 분리 게이트(ISO)가 필요하다. 노드(GT)에 생성된 부전압을 분리 게이트(ISO)를 통해 노드(VT)에 전달하기 위해서는 분리 게이트(ISO)에 깊은 부전압을 부여하여야 한다. 이 때문에, 복잡한 부전압 제어 회로(NEGC)가 필요하다. 독출 동작의 초기에 복잡한 부전압 제어 회로(NEGC)를 동작시키기 위해서 노드(VT)의 전압의 설정기(프리차지 기간)는 길어진다(약 30 ns). 긴 프리차지 기간은 독출 액세스 시간의 단축이 방해가 된다.
이하, 본 발명에 관련되는 선행 기술 문헌을 열기한다.
(특허문헌)
(1) 특허 공개 2002-133857호 공보
(비특허문헌)
(1) IEEE Journal of Solid-State Circuits, Vol.37, No.5, pp592-597, May 2002
도 1은 종래의 비트선 GND 센스 방식을 채용하는 강유전체 메모리의 주요부를 나타내는 회로도이다.
도 2는 본 발명의 제1 실시형태를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀의 상세한 내용을 나타내는 회로도이다.
도 4는 도 2의 주요부를 나타내는 회로도이다.
도 5는 도 2의 센스 앰프의 상세한 내용을 나타내는 회로도이다.
도 6은 제1 실시형태의 독출 동작을 나타내는 타이밍도이다.
도 7은 본 발명의 제2 실시형태를 나타내는 블럭도이다.
도 8은 도 7의 메모리 셀의 상세한 내용을 나타내는 회로도이다.
도 9는 제2 실시형태의 독출 동작을 나타내는 타이밍도이다.
발명의 개시
본 발명의 목적은 강유전체 메모리의 레이아웃 사이즈를 삭감하는 것에 있다.
본 발명의 별도의 목적은 강유전체 메모리의 소비 전력을 삭감하는 것에 있다.
본 발명의 별도의 목적은 강유전체 메모리의 액세스 시간을 단축하는 것에 있다.
본 발명의 일형태에서는 제1 pMOS 트랜지스터는 강유전체 커패시터를 갖는 메모리 셀에 접속된 비트선을 제1 노드에 접속한다. 제1 노드는 부전압 설정 회로에 의해 미리 소정의 부전압으로 초기 설정된다. 제1 pMOS 트랜지스터의 게이트 전압(제2 노드)은 임계치 전압 생성 회로에 의해 제1 pMOS 트랜지스터의 임계치 전압보다 약간 낮은 일정 전압으로 설정된다. 이 때문에, 제1 pMOS 트랜지스터는 메모리 셀로부터의 데이터의 독출시에, 약하게 계속 온한다. 강유전체 타이밍의 잔류 분극치에 따라서 메모리 셀로부터 비트선에 유입되는 전류는 제1 노드에 누설된다. 그리고, 메모리 셀에 기억되어 있는 데이터의 논리치는 제1 노드의 전압 상승량에 따라서 판정된다.
제1 pMOS 트랜지스터의 게이트 전압을 자신의 임계치 전압보다 약간 낮은 값으로 설정함으로써 독출 동작중에 비트선으로부터 제1 노드에 항상 전류가 누설되어, 제1 노드의 전압이 상승한다. 이 때문에, 예컨대 독출 동작중에 비트선을 접지 전압에 유지하기 위한 제어 회로(인버터 앰프 등의 피드백 회로)는 불필요해진다. 이 결과, 강유전체 메모리의 레이아웃 사이즈를 작게 할 수 있다. 제어 회로가 불필요해지기 때문에 강유전체 메모리의 소비 전력을 삭감할 수 있다.
본 발명의 별도의 일형태에서는 제2 pMOS 트랜지스터는 제2 노드의 전압에 따라서 온하여, 제1 노드를 접지선에 접속한다. 메모리 셀로부터의 데이터의 독출전에 제2 노드의 전하는 제2 커플링 커패시터에 의해 방출되어, 제2 노드는 일시적으로 깊은 부전압으로 설정된다. 제2 노드가 깊은 부전압의 기간에 제2 노드를 일정 전압에 설정하기 위한 클램프 회로에 의해 제2 노드에 전하가 공급된다. 제2 노드가 깊은 부전압으로부터 일정 전압이 되기까지의 언더슈트(undershoot) 기간에 제2 pMOS 트랜지스터는 온하여, 제1 노드를 접지 전압으로 초기화한다. 이 후, 제1 커플링 커패시터에 의해 제1 노드의 전하가 방출되어, 제1 노드는 소정의 부전압으로 설정된다. 제2 노드의 전압이 일시적으로 깊은 부전압이 되는 것을 이용하여, 제2 pMOS 트랜지스터를 온하는 것만으로 제1 노드의 전압을 접지 전압으로 초기화할 수 있기 때문에 제1 노드를 고속으로 초기화할 수 있다. 이 때문에, 독출 동작전의 초기화 기간(프리차지 기간)을 단축할 수 있어, 독출 액세스 시간을 단축할 수 있다. 제2 노드를 일정 전압으로 하기 위한 회로를 이용하여, 제1 노드의 전압을 초기화할 수 있기 때문에 독출 동작전의 초기화에 필요한 회로를 간이하게 구성할 수 있다. 이 결과, 강유전체 메모리의 사이즈를 작게 할 수 있다.
본 발명의 별도의 일형태에서는 클램프 회로는 소스, 드레인 및 게이트가 제2 노드, 접지선 및 제2 노드에 각각 접속된 제3 pMOS 트랜지스터를 갖고 있다. 제3 pMOS 트랜지스터의 임계치 전압은 제1 pMOS 트랜지스터의 임계치 전압보다 낮다. 이 때문에, 클램프 회로에 의해 제1 pMOS 트랜지스터의 임계치 전압보다 낮은 일정 전압을 용이하게 생성할 수 있다. 이 때, 제1 및 제3 pMOS 트랜지스터의 임계치 전압은 트랜지스터의 게이트 폭(W)과 채널 길이(L)의 비 W/L을 다르게 함으로써 간이하고 또한 높은 정밀도로 각각 설정할 수 있다.
본 발명의 별도의 일형태에서는 제2 pMOS 트랜지스터의 임계치 전압은 제3 pMOS 트랜지스터의 임계치 전압보다 낮다. 이 때문에, 제2 노드가 깊은 부전압으로부터 제3 pMOS 트랜지스터의 임계치 전압에 대응하는 일정 전압이 된 후, 접지선으로부터 제3 pMOS 트랜지스터를 통해 제1 노드에 전하가 공급되는 것을 방지할 수 있다. 이 결과, 제1 노드를 확실하게 소정의 부전압으로 설정할 수 있다. 이 때, 제2 및 제3 pMOS 트랜지스터의 임계치 전압은 트랜지스터의 게이트 폭(W)과 채널 길이(L)의 비 W/L을 다르게 함으로써 간이하고 또한 높은 정밀도로 각각 설정할 수 있다.
본 발명의 별도의 일형태에서는 제1 노드 및 제3 노드의 사이에 배치되는 제3 커플링 커패시터는 제1 노드의 부전압에 따라서 제3 노드에 정전압을 생성한다. 소스 폴로어 회로의 입력 단자는 제3 노드에 접속되어 있다. 분압 커패시터는 제3 노드를 미리 소정의 정전압으로 설정하기 위해서 제3 노드를 통해 제3 커플링 커패시터에 접속된다. 이 때문에, 제3 커플링 커패시터와 분압 커패시터와의 용량 분할을 이용하여, 메모리 셀로부터 비트선에 유입되는 전류에 따라서 상승하는 제1 노드의 부전압을 소스 폴로어 회로가 정상적으로 동작하는 정전압으로 용이하게 변환할 수 있다.
이하, 본 발명의 실시형태를 도면을 이용하여 설명한다. 도면 중의 이중 원은 외부 단자를 나타내고 있다. 도면 중, 굵은 선으로 나타낸 신호선은 복수개로 구성되어 있다. 또한, 굵은 선이 접속되어 있는 블록의 일부는 복수의 회로로 구성되어 있다. 외부 단자를 통해 공급되는 신호에는 단자명과 동일한 부호를 사용한다. 또한, 신호가 전달되는 신호선에는 신호명과 동일한 부호를 사용한다.
도 2는 본 발명의 강유전체 메모리의 제1 실시형태를 나타내고 있다. 강유전체 메모리 칩은 실리콘 기판 상에 CMOS 프로세스를 사용하여 형성되어 있다.
강유전체 메모리는, 예컨대 휴대 전화 등의 휴대 단말의 워크 메모리로서 사용된다. 강유전체 메모리는 어드레스 버퍼(ADB), 커맨드 버퍼(CMDB), 로우 디코더(RDEC), 타이밍 생성 회로(TGEN), 컬럼 디코더(CDEC), 플레이트 드라이버(PD), 워드 드라이버(WD), 메모리 코어(CORE) 및 데이터 출력 버퍼(BUF)를 갖고 있다. 도 1에서는 주로 독출 동작에 필요한 회로를 기재하고 있다. 이 때문에, 기록 동작에 필요한 데이터 입력 버퍼 및 라이트 앰프 등의 회로는 생략하고 있다.
어드레스 버퍼(ADB)는 어드레스 신호(AD)를 어드레스 단자를 통해 수신하여, 수신한 신호를 로우 디코더(RDEC) 및 컬럼 디코더(CDEC)에 출력한다. 로우 디코더(RDEC)는 어드레스 신호의 상위 비트(로우 어드레스)를 디코드하여 로우 디코드 신호를 생성하여, 생성한 신호를 워드 드라이버(WD)에 출력한다. 컬럼 디코더(CDEC)는 어드레스 신호의 하위 비트(컬럼 어드레스)를 디코드하여 컬럼 디코드 신호를 생성하여, 생성한 신호를 컬럼 디코더열(CDEC)에 출력한다.
커맨드 버퍼(CMDB)는 칩 셀렉트 신호(/CS) 및 기록 인에이블 신호(/WE) 등의 커맨드 신호를 커맨드 단자를 통해 수신하여, 수신한 신호를 타이밍 생성 회로에 출력한다. 타이밍 생성 회로(TGEN)는 수신한 커맨드 신호가 나타내는 동작 모드를 디코드하여, 플레이트 드라이버(PD), 워드 드라이버(WD), 및 데이터 출력 버퍼(OBF) 등을 동작시키는 타이밍 신호를 디코드 결과에 따라서 출력한다.
플레이트 드라이버(PD)는 타이밍 생성 회로(TGEN)로부터의 타이밍 신호 및 로우 디코더(RDEC)로부터의 로우 디코드 신호에 응답하여, 소정의 플레이트선(PL)을 선택한다. 선택된 플레이트선(PL)은 소정의 기간 저레벨로부터 고레벨로 변화된다.
워드 드라이버(WD)는 타이밍 생성 회로(TGEN)로부터의 타이밍 신호 및 로우 디코더(RDEC)로부터의 로우 디코드 신호에 응답하여, 소정의 워드선(WL)을 선택한다. 선택된 워드선(WL)은 저레벨로부터 고레벨로 변화된다.
메모리 코어(CORE)는 메모리 셀 어레이(ARY)와, 비트선(BL, BLX)에 각각 대응하는 비트선 GND 센스 회로(BGS)와, 비트선(BL, BLX)으로 이루어지는 비트선쌍에 각각 대응하는 센스 앰프(SA)를 갖고 있다.
메모리 셀 어레이(ARY)는 매트릭스형으로 배치된 복수의 메모리 셀(MC)과, 메모리 셀(MC)에 접속된 복수의 워드선(WL) 및 복수의 비트선(BL, BLX)을 갖고 있다. 메모리 셀(MC)은 후술하는 도 3에 나타낸 바와 같이, 2T2C형 메모리 셀이다.
비트선 GND 센스 회로(BGS)는 메모리 셀(MC)에서 데이터를 독출할 때에 동작한다. 비트선 GND 센스 회로(BGS)는 비트선(BL)(또는 BLX)에 독출되는 전하를 전압으로 변환하여, 변환한 전압을 센스 앰프에 출력한다.
센스 앰프(SA)는 비트선쌍(BL, BLX)에 대응하는 비트선 GND 센스 회로(BGS)에서 출력되는 독출 전압을 증폭하여, 데이터 출력 회로(BUF)에 출력한다.
데이터 출력 버퍼(BUF)는 메모리 코어(CORE)에서 독출되는 복수 비트의 독출 데이터중 16비트를 컬럼 디코드 신호에 따라서 선택하여, 선택한 독출 데이터를 데이터 입출력 단자(I/O)에 출력한다. 데이터 입출력 단자(I/O)는 16비트로 구성되어 있다.
도 3은 도 2의 메모리 셀의 상세한 내용을 나타내고 있다.
메모리 셀(MC)은 nMOS 트랜지스터로 이루어지는 전송 트랜지스터(M1, M2) 및 강유전체 타이밍(FC1, FC2)을 갖고 있다. 강유전체 타이밍(FC1)은 일단이 전송 트랜지스터(M1)를 통해 비트선(BL)에 접속되고, 타단이 플레이트선(PL)에 접속되어 있다. 강유전체 타이밍(FC2)은 일단이 전송 트랜지스터(M2)를 통해 비트선(XBL)에 접속되고, 타단이 플레이트선(PL)에 접속되어 있다. 전송 트랜지스터(M1, M2)의 게이트는 워드선(WL)에 접속되어 있다. 도면 중, 강유전체 타이밍(FC1, FC2)에 붙인 화살표는 분극 상태를 나타내고 있다. 상향의 화살표는 "논리 0"을 기억하고 있는 상태이다. 하향의 화살표는 "논리 1"을 기억하고 있는 상태이다. 이와 같이, 2T2C형 셀에서는 한 쌍의 강유전체 타이밍(FC1, FC2)은 서로 반대의 데이터가 기록된다.
도 4는 비트선 GND 센스 회로(BGS)의 상세한 내용을 나타내고 있다. 또, 메모리 셀 어레이(ARY) 및 데이터 버스선에 접속되는 트랜지스터는 전술한 도 1과 동일한 구성이기 때문에 설명을 생략한다.
비트선 GND 센스 회로(BGS)는 pMOS 트랜지스터로 이루어지는 차지 트랜스퍼(CT), 임계치 전압 생성 회로(VTG), 부전압 생성 회로(NEGG) 및 전압 변환 회로(VCON)를 갖고 있다.
임계치 전압 생성 회로(VTG)는 도 1과 동일한 기능을 갖고 있다. 즉, 임계치 전압 생성 회로(VTG)는 커패시터(Cgate)(제2 커플링 커패시터) 및 클램프 회로를 갖고 있다. 단지, 클램프 회로를 구성하는 pMOS 트랜지스터(P1)(제3 pMOS 트랜지스터)의 임계치 전압은 도 1과 다르다. pMOS 트랜지스터(P1)의 임계치 전압은 차지 트랜스퍼(CT)(제1 pMOS 트랜지스터)의 임계치 전압보다 낮게(깊게) 설정되어 있다. 예컨대, 차지 트랜스퍼(CT)의 임계치 전압은 -0.7 V로 설정되고, pMOS 트랜지스터 Pl의 임계치 전압은 -0.8 V로 설정되어 있다. 이 때문에, 노드(VT)(제2 노드)가 pMOS 트랜지스터(P1)에 의해 부전압에 클램프될 때, 차지 트랜스퍼(CT)는 약간 온한다.
차지 트랜스퍼(CT) 및 pMOS 트랜지스터(P1)는 이들 트랜지스터의 게이트 폭(W)과 채널 길이(L)의 비 W/L을 다르게 함으로써 서로 다른 임계치 전압으로 설정되어 있다. 이 예에서는, pMOS 트랜지스터(P1)의 비 W/L은 차지 트랜스퍼(CT)의 비 W/L보다 작게 설정되어 있다.
부전압 생성 회로(NEGG)는 제어 신호(NEGGEN)의 반전 논리를 일단에서 받는 타이밍(Ctank)(제1 커플링 타이밍)과, 노드(VNEG)(제1 노드)를 접지 전압으로 초기화하는 pMOS 트랜지스터(P2)(제2 pMOS 트랜지스터)를 갖고 있다. pMOS 트랜지스터(P2)의 임계치 전압은 pMOS 트랜지스터(P1)의 임계치 전압보다 낮게 설정되어 있다. 예컨대, pMOS 트랜지스터(P2)의 임계치 전압은 -0.9 V로 설정되고 있다. 이 때문에, 노드(VT)가 pMOS 트랜지스터(P1)에 의해 -0.8 V에 클램프되어 있을 때, pMOS 트랜지스터(P2)는 오프한다. 보다 상세하게는, 후술하는 바와 같이 pMOS 트랜지스터(P2)는 제어 신호(VTGEN)의 고레벨에의 변화에 의해 노드(VT)가 일시적으로 -0.9 V 이하가 될 때만 온한다.
pMOS 트랜지스터(P1, P2)는 이들 트랜지스터의 게이트 폭(W)과 채널 길이(L)의 비 W/L을 다르게 함으로써 서로 다른 임계치 전압으로 설정되어 있다. 이 예에서는, pMOS 트랜지스터(P2)의 비 W/L은 차지 트랜스퍼(P1)의 비 W/L보다 작게 설정되어 있다.
전압 변환 회로(VCON)는 전원선(VDD)과 접지선과의 사이에 노드(GTN)(제3 노드)를 통해 직렬로 접속된 pMOS 트랜지스터(P3) 및 nMOS 트랜지스터(N1)와, 노드(GTN)와 접지선과의 사이에 직렬로 접속된 커패시터(Cbias)(분압 커패시터) 및 nMOS 트랜지스터(N2), 노드(GTN)와 노드(VNEG)와의 사이에 배치된 타이밍(Ctrans)(제3 커플링 커패시터)과, 소스 폴로어 회로(SFW)를 갖고 있다. 소스 폴로어 회로(SFW)는 전원선(VDD)과 접지선과의 사이에 센스 앰프(SA)의 출력 노드(SF)(또는 XSF)를 통해 직렬로 접속된 nMOS 트랜지스터(N3) 및 pMOS 트랜지스터(P4)를 갖고 있다. pMOS 트랜지스터(P3), nMOS 트랜지스터(N1, N2)의 게이트는 리셋 신호(RES2, RES1, RES3)를 각각 받고 있다.
소스 폴로어 회로(SFW)(nMOS 트랜지스터(N3))의 게이트 전압(노드(GTN)의 전압)은 비트선 GND 센스 회로(BGS)의 센스 동작중에 있어서의 노드(VNEG)의 전압 변화에 응답하여, nMOS 트랜지스터(N3)의 임계치 전압(Vth)보다 높고, 전원 전압(VDD)-임계치 전압(Vth)보다 낮아지도록 초기화된다.
도 5는 도 2의 센스 앰프의 상세한 내용을 나타내고 있다. 이 센스 앰프(SA)는 주지의 회로이다.
센스 앰프(SA)는 입력과 출력을 서로 접속한 한 쌍의 CMOS 인버터와, CMOS 인버터의 전원 단자 및 접지 단자를 각각 전원선(VDD) 및 접지선에 접속하는 복수의 pMOS트랜지스터, nMOS 트랜지스터와, CMOS 인버터의 입력 노드(VSA, XVSA)를 서로 접속하는 CMOS 전달 게이트와, 노드(SF)를 노드(VSA)에 접속하는 CMOS 전달 게이트와, 노드(XSF)를 노드(XVSA)에 접속하는 CMOS 전달 게이트를 갖고 있다.
센스 앰프(SA)는 쇼트 신호(SHRT, XSHRT)에 의해 노드(VSA, XVSA)를 일시적으로 이퀄라이즈한 후, 도 4에 나타낸 비트선 GND 센스 회로(BGS)에서 노드(SF, XSF)를 통해 독출 데이터를 받는다. 이 때, 노드(SF, VSA) 및 노드(XSF, XVSA)는 각각 서로 도통하고 있다. 이 후, 센스 앰프 활성화 신호(SAON, XSAON)가 소정의 기간 활성화되어, 독출 데이터는 차동 증폭된다. 증폭된 데이터는 출력 단자(OUT, XOUT)에 출력되고, 도 2에 나타낸 데이터 출력 버퍼(BUF)에 전송된다.
도 6은 제1 실시형태의 독출 동작을 나타내고 있다. 도면의 상측의 파형은 입력 신호를 나타내고, 도면의 아래쪽의 파형은 시뮬레이션 결과를 나타내고 있다.
이 예에서는, 비트선(BL)에 접속된 강유전체 커패시터(FC)에 "논리 1"이 기억되고, 비트선(XBL)에 접속된 강유전체 커패시터(FC)에 "논리 0"이 기억되어 있다. "논리 0"을 기억하고 있는 강유전체 타이밍(FC)은 분극 반전을 수반하지 않기 때문에 실효적인 용량치는 작아진다. 이것에 대하여, "논리 1"을 기억하고 있는 강유전체 커패시터(FC)는 분극 반전을 수반하기 때문에 실효적인 용량치는 커진다. 시뮬레이션 파형에 있어서, "1"을 부가한 노드(GTN, VNEG)는 "논리 1"이 독출하게 하는 비트선(BL)에 대응하는 노드이다. "O"을 부가한 노드(GTN, VNEG)는 "논리 0"을 독출하게 하는 비트선(XBL)에 대응하는 노드이다.
독출 동작은 메모리 셀(MC)로부터의 데이터의 독출전에 소정의 회로를 초기화하는 프리차지 기간(PRE), 비트선 GND 센스 회로(BGS) 및 센스 앰프(SA)를 동작시켜, 메모리 셀(MC)로부터의 데이터를 독출하는 센스 기간(SEN) 및 증폭한 데이터를 메모리 셀(MC)에 재기록하는 재기록 기간(REW)으로 구성된다.
우선, 프리차지 기간(PRE)에서 버스온 신호(BUSON)가 고레벨로 변화되어, 비트선(BL, XBL)은 컬럼 스위치(CSW)를 통해 비트선 GND 센스 회로(BGS)에 접속된다(도 6의 (a)). 리셋 신호(RES3)의 고레벨 펄스 및 리셋 신호(RES2)의 저레벨에의 변화에 의해 도 4에 나타낸 전압 변환 회로(VCON)의 커패시터(Cbias)의 양끝이 접지된다(도 6의 (b)). 리셋 신호(RES3)의 저레벨에의 변화에 의해 노드(VT)에 부가되는 커패시터(Cbias)의 용량은 보이지 않게 된다. 다음에, 리셋 신호(RES1)의 저레벨 펄스에 의해 노드(GTN)는 전원선(VDD)에 접속된다(도 6의 (c)).
제어 신호(VTGEN)가 고레벨로 변화되면(도 6의 (d)), 노드(VT)에서 전하가 방출된다. 임계치 전압 생성 회로(VTG)의 노드(VT)의 전압은 일시적으로 약 11.7 V(깊은 부전압)까지 하강한다(도 6의 (e)). 그 후, 노드(VT)의 전압은 클램프 회로의 pMOS 트랜지스터(P1)의 클램프 동작에 의해 상승하고, 거의 -0.8 V(일정 전압)에 유지된다.
노드(VT)가 -0.9 V보다 낮은 기간(언더슈트 기간), 부전압 생성 회로(NEGG)의 pMOS 트랜지스터(P2)가 온하여, 노드(VNEG)는 접지 전압으로 초기화된다(도 6의 (f)). 이와 같이, 노드(VT)의 전압의 -0.8 V에의 초기화와, 노드(VNEG)의 접지 전압에의 초기화가 하나의 제어 신호(VTGEN)에 의해 행해지기 때문에, 프리차지 기간을 종래에 비해 단축할 수 있다. 또한, 도 1에 나타낸 부전압 제어 회로(NEGC)가 불필요해지기 때문에 비트선 GND 센스 회로(BGS)의 회로 규모를 삭감할 수 있다.
다음에, 워드선(WL)이 고레벨로 변화되어(도 6의 (g)), 강유전체 커패시터(FC)는 비트선(BL, XBL)에 각각 접속된다. 또한, 특별히 도시하지 않지만, 컬럼 선택 신호(CL)가 고레벨로 변화되어, 비트선(BL, XBL)은 데이터 버스선에 각각 접속된다. 다음에, 버스 접지 신호(BUSG)가 저레벨로 변화되어(도 6의 (h)), 비트선(BL, XBL) 및 데이터 버스선의 프리차지가 해제된다.
다음에, 제어 신호(NEGGEN)가 고레벨로 변화되어(도 6의 (i)), 노드(VNEG)에서 전하가 방출된다. 노드(VNEG)는 부전압(약2.5 V)으로 초기화된다(도 6의 (j)). 노드(GTN)의 전압은 커플링 타이밍(Ctrans)의 작용에 의해 노드(VNEG)의 전압 변화에 따라 소정의 정전압으로 변화된다. 또, 도면 중에 파선으로 나타낸 바와 같이, 리셋 신호(RES3)의 고레벨 기간을 리셋 신호(RES1)의 저레벨 펄스후까지 연장시킴으로써 타이밍(Cbias)은 전원 전압(VDD)에 충전된다. 이 때문에, 노드(VTG)의 초기 전압을 DC 전류를 흘리는 일없이, 타이밍(Cbias, Ctrans)의 용량비에 따라서 설정할 수 있다.
노드(VT)의 언더슈트 기간을 이용하여 노드(VNEG)를 접지 전압으로 초기화함으로써 프리차지 기간은 단축된다. 이 때문에, 독출 액세스 시간은 단축된다. 또한, 타이밍(Cgate)에 의한 노드(VT)로부터의 전하의 방출을 이용하여 노드(VNEG)를 접지 전압으로 초기화함으로써 초기화에 필요한 회로 규모를 삭감할 수 있다. 이 때문에, 강유전체 메모리의 칩 사이즈는 작아진다.
다음에, 센스 기간(SEN)에서는, 우선, 플레이트선(PL)이 고레벨로 변화된다(도 6의 (k)). 강유전체 타이밍(FC)의 잔류 분극치에 따른 전류가 비트선(BL, XBL)에 유입, 비트선(BL, XBL)의 전압은 각각 약간 상승한다(도 6의 (1)). 실효적인 용량치가 큰 강유전체 커패시터(FC)에 접속된 비트선(BL)의 전압은 실효적인 용량치가 작은 강유전체 커패시터(FC)에 접속된 비트선(XBL)의 전압보다 높아진다.
이 때, 차지 트랜스퍼(CT)의 게이트(노드(VT))에는 차지 트랜스퍼(CT)의 임계치 전압(-0.7 V)보다 약간 낮은 전압(-0.8 V)이 인가되고 있다. 이 때문에, 차지 트랜스퍼(CT)는 약간 온하여, 각 비트선(BL, XBL)에 유입된 전류는 노드(VNEG)에 누설된다. 이 결과, 노드(VNEG)의 전압은 강유전체 타이밍(FC)의 잔류 분극치에 따라서 상승한다(도 6의 (m)).
이 실시형태에서는 비트선(BL, XBL)의 전압을 0 V로 제어하는 인버터 앰프 등의 피드백 회로는 불필요하다. 피드백 회로가 불필요하기 때문에, 노드(VT)와 커패시터(Cgate)를 분리하는 분리 게이트도 불필요하다. 또한, 분리 게이트를 온시키기 위한 깊은 부전압의 생성 회로도 불필요해진다. 이 결과, 회로 규모가 삭감되어, 강유전체 메모리의 칩 사이즈는 작아진다. 회로 규모가 삭감되기 때문에 강유전체 메모리의 소비 전력은 삭감된다. 특히 인버터 앰프의 삭제에 의한 소비 전력의 삭감 효과는 크다. 프리차지 기간(PRE)에 복잡한 초기 설정이 불필요해지기 때문에 리차지 기간 및 독출 액세스 시간은 더욱 단축된다.
노드(GTN)의 전압은 전압 변환 회로(VCON)의 커플링 타이밍(Ctrans)에 의해 노드(VNEG)의 전압 변화에 응답하여 변화된다(도 6의 (n)). 바꾸어 말하면, 노드(VNEG)의 부전압은 커플링 타이밍(Ctrans)에 의해 노드(GTN)의 정전압으로 변환된다. 노드(GTN)의 전압 변화에 의해 소스 폴로어 회로(SFW)가 동작하여, 노드(SF, XSF)의 전압이 상승한다(도 6의 (o)).
소스 폴로어 회로(SFW)(nMOS 트랜지스터(N3))의 게이트 전압은 노드(GTN)의 전압의 초기화에 의해 비트선 GND 센스 회로(BGS)의 센스 동작중에 nMOS 트랜지스터(N3)의 임계치 전압(Vth)보다 높고, 전원 전압(VDD)-임계치 전압(Vth)보다 낮아진다. 이 때문에, 소스 폴로어 회로(SFW)는 노드(VNEG)의 모든 전압의 변화에 응답하여 동작할 수 있다. 이 결과, 소스 폴로어 회로(SFW)의 게인은 종래의 60%에 대하여 90%로 향상한다. 여기서, 소스 폴로어 회로(SFW)의 게인은 입력 전압(VNEG "1"-VNEG "O)에 대한 출력 전압(SF-XSF)의 비이다.
이 후, 센스 앰프 활성화 신호(XSAON)가 활성화되어(도 6의 (p)), 입력 노드(SF, XSF)의 전압차가 차동 증폭된다. 그리고, 메모리 셀(MC)에서 독출되어, 증폭된 데이터는 데이터 입출력 단자를 통해 외부에 독출된다. 또, 도 6에 나타내는 시뮬레이션에서는 노드(SF, XSF)는 센스 앰프(SA)에 접속하지 않는다. 이 때문에, 노드(SF, XSF)의 전압은 증폭되지 않는다.
또한, 버스온 신호(BUSON)가 저레벨로 변화되어, 비트선(BL, XBL)과 비트선 GND 센스 회로(BGS)와의 접속이 해제된다(도 6의 (q)). 리셋 신호(RES2)가 고레벨로 변화되어(도 6의 (r)), 노드(GTN)는 접지 전압으로 변화된다. 소스 폴로어 회로(SFW)는 노드(GTN)의 전압 변화에 응답하여, 노드(SF, XSF)의 전압을 저하시킨다(도 6의 (s)).
다음에, 재기록 기간(REW)에서는 재기록 신호(REWRITEX)가 활성화되어(도 6의 (t)), 재기록 동작이 시작된다. 재기록 동작에 의해 센스 앰프(SA)에서 증폭된 전압이 비트선(BL, XBL)에 전달된다. 비트선(BL)의 전압은 전원 전압(VDD)까지 상승하고(도 6의 (u)), 비트선(XBL)의 전압은 접지 전압까지 하강한다(도 6의 (v)). 또, 플레이트선(PL)은 액세스되는 강유전체 타이밍(FC)에 높은 전압을 걸기 때문에 전원 전압(VDD)보다 높은 승압 전압이 인가된다(도 6의 (w)). 또한, 플레이트선(PL)이 승압 전압으로 설정되어 있는 기간에 "논리 0"의 재기록이 실행된다.
이 후, 워드선(WL)은 전원 전압(VDD)보다 높은 승압 전압으로 설정되고(도 6의 (x)), 플레이트선(PL)은 접지 전압으로 설정된다(도 6의 (y)). 워드선(WL)을 승압 전압으로 설정함으로써 비트선(BL)의 고레벨 전압은 강유전체 커패시터(FC)에 확실하게 전해진다. 그리고, "논리 1"의 재기록이 실행된다.
이상, 본 실시형태에서는 차지 트랜스퍼(CT)의 게이트 전압을 차지 트랜스퍼(CT)의 임계치 전압보다 약간 낮은 전압으로 설정함으로써 인버터 앰프 등의 피드백 회로를 필요없게 할 수 있다. 이 결과, 강유전체 메모리의 칩 사이즈를 작게 할 수 있고, 강유전체 메모리의 소비 전력을 삭감할 수 있다.
노드(VT)가 깊은 부전압으로부터 일정한 부전압이 되기까지의 언더슈트 기간을 이용하여, pMOS 트랜지스터(P2)를 온시켜, 노드(VNEG)를 접지 전압으로 초기화할 수 있다. 이 때문에, 노드(VNEG)를 고속으로 초기화할 수 있어, 프리차지 기간(PRE)을 단축할 수 있다. 이 결과, 독출 액세스 시간을 단축할 수 있다. 또한, 프리차지에 필요한 회로를 간이하게 구성할 수 있다. 이 결과, 강유전체 메모리의 칩 사이즈를 작게 할 수 있다.
클램프 회로는 차지 트랜스퍼(CT)의 임계치 전압보다 낮은 임계치 전압을 갖는 pMOS 트랜지스터(P1)로 구성된다. 이 때문에, 차지 트랜스퍼(CT)의 임계치 전압보다 낮은 일정한 부전압을 클램프 회로에 의해 용이하게 생성할 수 있다.
pMOS 트랜지스터(P2)의 임계치 전압은 pMOS 트랜지스터(P1)의 임계치 전압보다 낮다. 이 때문에, 노드(VT)가 깊은 부전압으로부터 pMOS 트랜지스터(P1)의 임계치 전압에 대응하는 일정한 부전압이 된 후, 접지선으로부터 pMOS 트랜지스터(P2)를 통해 노드(VNEG)에 전하가 공급되는 것을 방지할 수 있다. 이 결과, 노드(VNEG)를 확실하게 소정의 부전압으로 설정할 수 있다.
차지 트랜스퍼(CT) 및 pMOS 트랜지스터(P1, P2)의 임계치 전압은 트랜지스터의 게이트 폭(W)과 채널 길이(L)의 비 W/L을 다르게 함으로써 간이하고 또한 높은 정밀도로 각각 설정할 수 있다.
노드(GTN)의 전압은 커패시터(Cbias, Ctrans)에 의해 미리 소정의 정전압으로 설정된다. 이 때문에, 메모리 셀(MC)에서 비트선(BL, XBL)에 유입되는 전류에 따라서 상승하는 노드(VNEG)의 부전압을 소스 폴로어 회로(SFW)를 정상적으로 동작시키는 정전압으로 용이하게 변환할 수 있다. 이 결과, 소스 폴로어 회로(SFW)의 게인을 크게 할 수 있다.
커패시터(Cbias)에 미리 소정의 전압에 충전해 둠으로써 타이밍(Cbias, Ctrans)의 용량 분할을 이용하여, 노드(GTN)를 원하는 초기 전압으로 설정할 수 있다.
도 7은 본 발명의 제2 실시형태를 나타내는 블록도이다. 제1 실시형태에서 설명한 회로·신호와 동일한 회로·신호에 관하여는 동일한 부호를 붙이고, 이들에 관하여는 상세한 설명을 생략한다.
이 실시형태에서는 메모리 셀 어레이(ARY)가 제1 실시형태의 메모리 셀 어레이(ARY)(도 2)와 다르다. 메모리 셀 어레이(ARY)의 메모리 셀(MC)은 1T1C형의 메모리 셀이 채용되고 있다. 워드선(WLE)에 접속된 메모리 셀(MC)은 비트선(BLE)에 접속되어 있다. 워드선(WLO)에 접속된 메모리 셀(MC)은 비트선(BLO)에 접속되어 있다. 또한, 메모리 셀 어레이(ARY)는 비트선쌍(BLE, BLO)마다 기준 메모리 셀(RMC)을 갖고 있다. 그 밖의 구성은 제1 실시형태와 거의 동일하다.
도 8은 도 7의 메모리 셀 어레이의 상세한 내용을 나타내고 있다.
각 메모리 셀(MC)은 nMOS 트랜지스터로 이루어지는 전송 트랜지스터(M1) 및 강유전체 커패시터(FC1)를 갖고 있다. 강유전체 커패시터(FC1)는 일단이 전송 트랜지스터(M1)를 통해 비트선(BLE) 또는 비트선(BLO)에 접속되고, 타단이 플레이트선(PL)에 접속되어 있다. 메모리 셀(MC)의 전송 트랜지스터(M1)의 게이트는 각각 다른 워드선(WLE, WLO)에 접속되어 있다. 즉, 상보의 비트선(BLE, BLO)에 각각 접속된 메모리 셀(MC)은 동시에 액세스되지 않는다.
기준 메모리 셀(RMC)은 메모리 셀(MC)의 강유전체 커패시터(FC1)와 동일한 4개의 강유전체 커패시터(C0, C1)로 구성되는 기준 타이밍과, 2개의 nMOS 트랜지스터(N10, N11)를 갖고 있다. nMOS 트랜지스터(N10)는 기준 워드선(RWLO)이 고레벨일 때에 기준 커패시터를 비트선(BLE)에 접속한다. nMOS 트랜지스터(N11)는 기준 워드선(RWLE)이 고레벨일 때에 기준 타이밍을 비트선(BLO)에 접속한다.
기준 타이밍은 "논리 0"을 기억하는 강유전체 타이밍(CO)과, "논리 1"을 기억하는 강유전체 커패시터(C1)를 직렬로 접속한 2개의 용량쌍을 병렬로 접속하여 구성되어 있다. 각 용량쌍의 일단은 기준 플레이트선(RPL)에 접속되어 있다. 기준 타이밍의 용량치는 (C0+C1)/2가 된다. 즉, 기준 커패시터는 "논리 0"을 기억하는 강유전체 타이밍(FC1)의 용량치와, "논리 1"을 기억하는 강유전체 타이밍(FC1)의 용량치의 중간의 용량치를 갖고 있다. 메모리 셀 타이밍과 동일한 복수의 강유전체 타이밍을 조합시켜 기준 타이밍을 구성함으로써 중간의 용량치를 간이하고 또한 높은 정밀도로 구성할 수 있다.
1T1C형 셀로 구성되는 메모리 셀 어레이(ARY)에서는 워드선(WLE)이 고레벨이 되어 비트선(BLE)에 접속된 메모리 셀(MC)이 선택되는 경우, 기준 워드선(RWLE)은 기준 커패시터를 비트선(BLO)에 접속하기 위해서 고레벨이 된다. 마찬가지로, 워드선(WLO)이 고레벨이 되어 비트선(BLO)에 접속된 메모리 셀(MC)이 선택되는 경우 기준 워드선(RWLO)은 기준 타이밍을 비트선(BLE)에 접속하기 위해서 고레벨이 된다. 그리고, 강유전체 커패시터(FC1)의 용량치에 따라서 변화되는 비트선(BLE)(또는 BLO)의 전압과, 기준 커패시터의 용량치에 따라서 변화되는 비트선(BLO)(또는 BLE)의 전압이 비트선 GND 센스 회로(BGS)에 전달된다.
도 9는 제2 실시형태의 독출 동작을 나타내고 있다. 도면의 상측의 파형은 입력 신호를 나타내고, 도면의 아래쪽의 파형은 시뮬레이션 결과를 나타내고 있다.
입력 신호의 타이밍은 제1 실시형태와 동일하다. 시뮬레이션 파형에서는 노드(SF, XSF)의 전압이 제1 실시형태와 약간 다르다. 이 차이는 셀구조(1T1C형인지 2T2C형인지)에 의한 것이다. 말미에 "ref"를 붙인 부호는 기준 메모리 셀(RMC)에 대응하는 노드의 파형을 나타내고 있다. "ref"를 붙인 노드의 전압은 "1"을 붙인 노드의 전압과 "O"을 붙인 노드의 전압의 중간의 값이 된다. 도면으로부터 분명한 바와 같이, 시뮬레이션 파형은 기본적으로 제1 실시형태와 동일하다.
이 실시형태에 있어서도 전술한 제1 실시형태와 동일한 효과를 얻을 수 있다.
또, 전술한 실시형태에서는 본 발명을 강유전체 메모리 칩에 적용한 예에 관해서 서술했다. 본 발명은 이러한 실시형태에 한정되는 것이 아니다. 예컨대, 본 발명을 시스템 LSI에 탑재되는 강유전체 메모리 코어에 적용하더라도 좋다.
이상, 본 발명에 관해서 상세히 설명하여 왔지만, 상기한 실시형태 및 그 변형예는 발명의 일례에 지나지 않고, 본 발명은 이것에 한정되는 것이 아니다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 분명하다.
본 발명의 강유전체 메모리 및 그 데이터 독출 방법에서는 독출 동작중에 비트선을 접지 전압에 유지하기 위한 제어 회로(클록킹 회로 혹은 피드백 회로)를 필요없게 할 수 있어, 강유전체 메모리의 레이아웃 사이즈를 작게 할 수 있다. 제어 회로가 불필요해지기 때문에 강유전체 메모리의 소비 전력을 삭감할 수 있다.
본 발명의 강유전체 메모리 및 그 데이터 독출 방법에서는 제2 노드의 전압이 일시적으로 깊은 부전압이 되는 것을 이용하여, 제1 노드를 고속으로 초기화할 수 있다. 이 때문에, 독출 동작전의 프리차지 기간을 단축할 수 있어, 독출 액세스 시간을 단축할 수 있다. 또한, 독출 동작전의 초기화에 필요한 회로를 간이하게 구성할 수 있다. 이 결과, 강유전체 메모리의 사이즈를 작게 할 수 있다.
본 발명의 강유전체 메모리에서는 클램프 회로에 의해 제1 pMOS 트랜지스터의 임계치 전압보다 낮은 일정 전압을 용이하게 생성할 수 있다.
본 발명의 강유전체 메모리에서는 제2 노드가 깊은 부전압으로부터 제3 pMOS 트랜지스터의 임계치 전압에 대응하는 일정 전압이 된 후, 접지선으로부터 제3 pMOS 트랜지스터를 통해 제1 노드에 전하가 공급되는 것을 방지할 수 있다. 이 결과, 제1 노드를 확실하게 소정의 부전압으로 설정할 수 있다.
본 발명의 강유전체 메모리에서는 제1 및 제2 노드의 전압을 초기 설정하기 위한 트랜지스터의 임계치 전압은 트랜지스터의 게이트 폭(W)과 채널 길이(L)의 비 W/L을 다르게 함으로써 간이하고 또한 높은 정밀도로 각각 설정할 수 있다.
본 발명의 강유전체 메모리에서는 제3 커플링 커패시터와 분압 커패시터와의 용량 분할을 이용하여, 메모리 셀로부터 비트선에 유입되는 전류에 따라서 상승하는 제1 노드의 부전압을 소스 폴로어 회로가 정상적으로 동작하는 정전압으로 용이하게 변환할 수 있다.

Claims (9)

  1. 강유전체 커패시터를 갖는 메모리 셀과,
    메모리 셀에 접속되는 비트선과,
    제1 노드, 상기 비트선 및 제2 노드에 소스, 드레인 및 게이트가 각각 접속된 제1 pMOS 트랜지스터와,
    상기 제1 노드를 소정의 부전압으로 초기 설정하는 부전압 설정 회로와,
    제1 pMOS 트랜지스터의 임계치 전압보다 약간 낮은 일정 전압을 상기 제2 노드에 생성하는 임계치 전압 생성 회로를 구비하는 것을 특징으로 하는 강유전체 메모리.
  2. 제1항에 있어서,
    상기 부전압 설정 회로는 상기 제1 노드에 접속된 제1 커플링 타이밍과, 상기 제1 노드, 접지선 및 상기 제2 노드에 소스, 드레인 및 게이트가 각각 접속된 제2 pMOS 트랜지스터를 구비하고,
    상기 임계치 전압 설정 회로는 상기 제2 노드에 접속된 제2 커플링 커패시터와, 상기 제2 노드에 접속되어, 상기 제2 노드의 전하가 상기 제2 커플링 타이밍에 의해 방출될 때에 상기 제2 노드를 상기 일정 전압에 클램프하는 클램프 회로를 구비하는 것을 특징으로 하는 강유전체 메모리.
  3. 제2항에 있어서,
    상기 클램프 회로는 소스, 드레인 및 게이트가 상기 제2 노드, 접지선 및 상기 제2 노드에 각각 접속된 제3 pMOS 트랜지스터를 구비하고,
    상기 제3 pMOS 트랜지스터의 임계치 전압은 상기 제1 pMOS 트랜지스터의 임계치 전압보다 낮은 것을 특징으로 하는 강유전체 메모리.
  4. 제3항에 있어서,
    상기 제1 및 제3 pMOS 트랜지스터는 이들 트랜지스터의 게이트 폭(W)과 채널 길이(L)의 비 W/L을 다르게 함으로써 서로 다른 임계치 전압으로 설정되는 것을 특징으로 하는 강유전체 메모리.
  5. 제3항에 있어서,
    상기 제2 pMOS 트랜지스터의 임계치 전압은 상기 제3 pMOS 트랜지스터의 임계치 전압보다 낮은 것을 특징으로 하는 강유전체 메모리.
  6. 제5항에 있어서,
    상기 제2 및 제3 pMOS 트랜지스터는 이들 트랜지스터의 게이트 폭(W)과 채널 길이(L)의 비 W/L을 다르게 함으로써 서로 다른 임계치 전압으로 설정되는 것을 특징으로 하는 강유전체 메모리.
  7. 제2항에 있어서,
    상기 제1 노드 및 제3 노드의 사이에 배치되어, 상기 제1 노드의 부전압에 따라서 상기 제3 노드에 정전압을 생성하는 제3 커플링 커패시터와,
    입력 단자가 상기 제3 노드에 접속된 소스 폴로어 회로와,
    상기 제3 노드를 미리 소정의 정전압으로 설정하기 위해서 상기 제3 노드를 통해 상기 제3 커플링 커패시터에 접속되는 분압 타이밍을 구비하는 것을 특징으로 하는 강유전체 메모리.
  8. 강유전체 메모리의 데이터 독출 방법으로서,
    미리 소정의 부전압으로 설정되는 제1 노드에 강유전체 타이밍을 갖는 메모리 셀에 접속된 비트선을 접속하기 위한 제1 pMOS 트랜지스터의 게이트 전압을 이 제1 pMOS 트랜지스터의 임계치 전압보다 약간 낮은 일정 전압으로 설정하고,
    상기 강유전체 타이밍의 잔류 분극치에 따라서 상기 메모리 셀로부터 비트선에 유입되는 전류를 상기 제1 노드에 누설시켜,
    상기 제1 노드의 전압 상승량에 따라서 상기 메모리 셀에 기억되어 있는 데이터의 논리치를 판정하는 것을 특징으로 하는 강유전체 메모리의 데이터 독출 방법.
  9. 제8항에 기재한 강유전체 메모리의 데이터 독출 방법으로서,
    상기 메모리 셀로부터의 데이터의 독출전에,
    상기 제1 pMOS 트랜지스터의 게이트에 접속된 상기 제2 노드를 일시적으로 깊은 부전압으로 설정하기 위해서 제2 커플링 커패시터에 의해 상기 제2 노드의 전하를 방출하고,
    제2 노드가 상기 깊은 부전압인 기간에 상기 제2 노드를 상기 일정 전압으로 설정하기 위한 클램프 회로에 의해 상기 제2 노드에 전하를 공급하고,
    상기 제2 노드가 상기 깊은 부전압으로부터 상기 일정 전압이 되기까지의 언더슈트 기간에 상기 제1 노드, 접지선 및 상기 제2 노드에 소스, 드레인 및 게이트가 각각 접속된 제2 pMOS 트랜지스터를 온시켜, 상기 제1 노드를 접지 전압으로 초기화하고,
    상기 제1 노드를 상기 소정의 부전압으로 설정하기 위해서 제1 커플링 타이밍에 의해 상기 제1 노드의 전하를 방출하는 것을 특징으로 하는 강유전체 메모리의 데이터 독출 방법.
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