KR20050029427A - 확산 방지막을 갖는 반도체 커패시터의 제조방법 - Google Patents

확산 방지막을 갖는 반도체 커패시터의 제조방법 Download PDF

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Abstract

확산 방지막을 갖는 반도체 커패시터의 제조방법을 제공한다. 이 방법은 반도체 커패시터의 유전막으로 인한 누설전류를 감소시켜서 반도체 장치의 퍼포먼스를 형성시켜준다. 이를 위해서, 상기 방법은 하부 전극을 반도체 기판의 상부에 형성하는 것과, 상기 하부전극을 갖는 반도체 기판 상에 확산방지막을 형성하는 것을 포함한다. 이때에, 상기 확산 방지막은 저지막 및 삽입막을 차례로 적층시켜서 형성하며, 상기 확산방지막의 전면에 유전막을 형성한다. 계속해서, 상기 유전막, 확산방지막 및 하부전극을 갖는 반도체 기판에 열처리를 실시하고, 상기 유전막을 갖는 하부 전극을 덮도록 상부전극을 형성해서 반도체 커패시터를 만든다. 이로써, 상기 반도체 커패시터는 유전막에 의해서 누설되는 전류를 최소화해서 반도체 장치의 구동능력을 향상시킬 수 있다.

Description

확산 방지막을 갖는 반도체 커패시터의 제조방법{A Fabrication Method Of A Semiconductor Capacitor Having A Diffusion-Preventing Layer}
본 발명은 반도체 커패시터의 제조방법에 관한 것으로서, 상세하게는 확산방지막을 갖는 반도체 커패시터의 제조방법에 관한 것이다.
최근에, 반도체 장치는 커패시터의 유전막으로 기존의 단일 질화막(Si3N4), 또는 차례로 적층된 실리콘 질화 산화막/ 질화막을 사용해오다가 반도체 장치의 디자인 룰이 축소됨에 따라서 정전용량을 보상하기 위해서 구해진 비유전률이 높은 유전막들을 사용한다.
상기 비유전률이 높은 유전막들은 현재까지 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(Al2O3), 란탄 산화막(La2O3), 하프늄 산화막(HfO2 ), 지르코늄 조합 산화막( ZiX(Si, Al, 또는 N)yOZ), 프라세오디뮴 산화막(Pr2O3 ) 등이 알려져 있다. 상기 유전막들은 비 유전률이 7 인 질화막보다 상대적으로 높은 유전률을 가지고 있으며, 이들은 반도체 공정중에 각각의 막질을 생성하기 위한 공정 가스들의 사용이 안전함과 동시에 열적으로도 안정하기 때문에 일부는 현재에 사용하고 있거나 나머지는 미래를 위한 연구과제로 실험이 진행되고 있다. 상기 비유전률이 높은 유전막들은 반도체 장치의 피처(Feature) 크기를 제한하는 디자인 룰의 축소로 커패시터의 면적이 작아짐에 따라서 정전용량을 극대화하기 위한 돌파구를 제시해준다.
그러나, 상기 비 유전률이 7 이상인 유전막들을 갖는 커패시터들은 각각이 하부 및 상부 전극으로 사용되는 물질에 따라서 반도체 장치의 구동시에 누설전류 및 정전용량의 크기 등을 원활하게 컨트롤할 수 있는 공정팩터들을 기존의 비 유전률이 7 이하인 유전막들을 갖는 커패시터대비 갖지 못하고 있다. 상기 공정 팩터들을 찾기 위한 다양한 실험들은 비 유전률이 7 이상인 유전막들을 갖는 커패시터들의 특성들에 많은 해결책을 제시해주고 있다. 다음은 종래 기술에 따른 반도체 커패시터를 첨부된 도면을 참조하여 설명하기로 한다.
도 1 은 종래 기술에 따른 커패시터를 보여주는 단면도이고, 도 2 는 도 1 의 커패시터의 측정 전압 및 누설전류의 상관관계를 보여주는 그래프이다.
도 1 및 도 2 를 참조하면, 반도체 기판(5)의 상부에 폴리실리콘 막으로 하부 전극(10)을 형성하고, 상기 하부 전극(10) 상에 그 전극의 전면을 RTN(Rapid Thermal Nitridation) 방식으로 처리해서 생성된 실리콘 질화 산화막(20, SiXNYOZ )을형성한다. 상기 실리콘 질화 산화막(20) 상에 란탄 산화막(30, La2O3)을 ALD(Atomic Layer Deposition) 방식으로 45Å 형성하고, 상기 란탄 산화막(30)을 갖는 하부 전극을 덮는 상부 전극(60)을 형성한다. 이때에, 상기 상부 전극(60)은 ALD(Atomic Layer Deposition) 및 PVD(Phys ical Vapor Depositon) 방식들을 차례로 사용해서 적층된 타이타늄 질화막들(40, 50; TiN)으로 형성한다. 이로써, 상기 상부/ 하부 전극들(10, 60) 및 그 전극들 사이에 개재된 란탄 산화막(30, La2O3)과 아울러서 실리콘 질화 산화막(20)으로 반도체 커패시터(70)를 형성한다. 그러나, 상기 반도체 커패시터(70)는 란탄 산화막(30) 형성 동안 또는 그 막 형성 이후의 반도체 공정 중의 열 처리들을 받아서 원하지 않는 란탄 계열의 실리케이트 막(15, La-Silic ate Layer)을 확산 방지막(20) 및 하부 전극(10) 사이의 계면(Interface)에 형성한다. 상기 란탄 계열의 실리케이트 막(15)은 란탄 산화막(30)이 하부 전극(10)의 실리콘 원자들을 흡수 또는 그 반대인 경우로 인해서 생긴 불안전한 물질이며, 이 막(15)을 통해서 반도체 장치의 구동시에 반도체 커패시터(70)에 저장된 전하들이 반도체 기판 (5)으로 빠져나가서 데이타 손실을 일으킨다. 상기 데이타 손실의 예상은 반도체 커패시터(70)의 측정 전압(V)에 따른 누설 전류(A/cm2)의 크기로 확인할 수 있다. 기준 누설 전류의 값을 100nA/cm2 로 설정했을때, 상기 반도체 커패시터(70)은 측정 전압들이 -O.45V 및 +0.55V 인 값에서 기준 누설 전류의 값을 나타낸다. 상기 기준 누설 전류의 값은 실재 반도체 장치의 한 개의 커패시터가 누설하는 1fA 의 전류와 일치되는 상관치이다. 이때에, 상기 측정 전압 값들은 반도체 장치의 구동 전압과 연관시켜서 생각할 수 있는데, 상기 반도체 커패시터(70)의 기준 누설 전류를 나타내는 측정 전압 값들은 최근의 반도체 장치의 구동 전압이 1.5V 이하인 반도체 장치를 고려할 때에 큰 절대값을 보인다. 이에대한 원인으로는 확산방지막(20) 및 하부 전극(10) 사이의 계면에 형성된 란탄 계열의 실리케이트 막(1 5) 때문인 것으로 알려졌다. 상기 란탄 계열의 실리케이트 막(15)은 반도체 커패시터(70)의 신뢰성 및 나아가서 반도체 장치의 퍼포먼스를 저하시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 질화 산화막을 갖는 하부 전극 및 ALD(Atomic Layer Deposition) 방식으로 증착된 유전막의 반응을 억제해서 반도체 장치의 구동 시에 반도체 커패시터의 누설전류를 줄일 수 있는 확산방지막을 갖는 반도체 커패시터의 제조방법을 제공한다.
상기 기술적 과제를 구현하기 위해서, 본 발명은 확산방지막을 갖는 반도체 커패시터의 제조방법을 제공한다.
상기 방법은 반도체 기판의 상부에 하부 전극 및 그 전극의 전면을 덮는 확산 방지막을 형성하는 것을 포함한다. 다음으로, 상기 확산 방지막을 갖는 반도체 기판 상에 유전막을 형성하고, 상기 유전막, 확산방지막 및 하부 전극을 갖는 반도체 기판에 열처리를 실시한다. 이때에, 상기 확산 방지막은 저지막 및 삽입막을 차례로 적층시켜서 형성한다. 그리고, 상기 하부 전극을 덮는 상부 전극을 형성한다.
이하, 본 발명에 따른 커패시터의 제조방법을 첨부된 도면들을 참조해서 보다 상세히 설명하기로 한다.
도 3 은 본 발명에 따른 커패시터의 전기적 테스트 패턴을 보여주는 배치도이고, 도 4 는 도 3 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 커패시터를 보여주는 단면도이다. 또한, 도 5 및 도 6 은 도 3 의 테스트 패턴을 사용해서 측정된 커패시터의 누설전류를 나타내는 그래프들이고, 도 7 은 본 발명에 따른 커패시터를 보여주는 단면도이다.
도 3 및 도 4 를 참조하면, 반도체 기판(100)에 N- 형의 도핑된 정션( Junction)으로 커패시터의 하부전극(105)을 형성하고, 상기 하부전극(105)을 갖는 반도체 기판 상에 유전막 패턴(120)을 형성한다. 이때에, 상기 유전막 패턴(120)은 반도체 기판(100) 상에 형성된 확산 방지막(118)과, 상기 확산 방지막(118) 상에 형성된 유전막(119)으로 형성한다. 상기 확산방지막(118)은 저지막(113) 및 삽입막(116)을 차례로 적층해서 형성하고, 상기 저지막(113)은 종래 기술의 RTN(Rapid Thermal Nitridation) 방식으로 처리된 실리콘 질화 산화막(SixNyOz )으로 형성하고 나아가서 상기 삽입막(116)은 ALD(Atomic Layer Deposition) 방식으로 비 유전율이 7 이상인 물질막을 증착해서 형성한다. 다음으로, 상기 삽입막(116) 상에 그 막(116)과 다른 비 유전율이 7 이상인 유전막(119)을 ALD 방식으로 증착한다. 상기 유전막(119) 및 확산 방지막(118)과 함께 정션(105)을 갖는 반도체 기판에 RTA((Rapid Thermal Anneal) 방식의 열처리를 실시하는데, 상기 열처리는 750℃, 질소(N2) 분위기에서 2 분간 진행한다. 상기 하부전극(105) 및 확산 방지막(118) 사이에 N- 형으로 도핑된 폴리실리콘 막을 게재해서 반도체 커패시터의 하부전극으로 사용할 수도 있다.
상기 유전막 패턴(120)을 덮는 상부전극(130)을 형성하는데, 상기 상부전극(130)은 PVD(Physical Vapor Depositon) 및 ALD 방식으로 타이타늄 질화막들(124, 128; TiNs)을 차례로 증착해서 형성한다. 계속해서, 상기 상부 전극(130)을 갖는 반도체 기판 상에 절연막(140)을 형성하고, 상기 절연막(140) 상에 복수 개의 콘택홀(145)들을 형성해서 상부 전극(130) 및 반도체 기판(100)의 상면을 노출시킨다. 다음으로, 상기 접속홀(145)들을 채우고 절연막(140)의 상면에 위치하는 금속막 패턴(150)들을 형성하는데, 상기 금속막 패턴(150)들은 공지된 Ti 막, TiN 막, W 막 및 Al 막을 조합해서 만든 것들이다. 이로써, 상기 상부/ 하부 전극(120, 130)들 및 그 전극들 사이에 개재된 확산 방지막(118)과 함께 유전막(119)을 사용해서 반도체 커패시터 용의 테스트 패턴(160)을 형성한다.
도 4, 도 5 및 도 6 을 참조해서, 상기 테스트 패턴(160)의 확산 방지막(118)을 구성하는 저지막(113)을 종래 기술과 동일한 방법으로 형성하고 나아가서 그 방지막(118)을 구성하는 삽입막(116)에 대한 물질 및 두께와 함께 유전막(119)의 두께를 실험하였고, 그 막들(116, 118)을 갖는 반도체 커패시터들의 전기적 특성들을 측정해서 그 결과들을 다음의 표 1 및 표 2 에 정리하였다. 우선, 종래기술과 다른점은 란탄 계열의 실리케이트 막(La-Silicate Layer)의 형성을 억제한 반도체 커패시터의 테스트 패턴을 사용해서 전기적 특성을 평가했다는 것이다.
삽입막(Å) + 유전막(Å) 측정 전압(V, @ 100nA/cm2) 유효 Tox(Å)
HfO2(10) + La2O3(30) -0.7, +0.65 22.8
HfO2(20) + La2O3(30) -1.45, +1.25 21.0
HfO2(10) + La2O3(45) -0.55, +0.5 20.3
HfO2(20) + La2O3(45) -1.55, +1.35 22.0
상기 표 1 은 삽입막(116) 및 유전막(119)으로 각각이 HfO2 및 La2O3 를 사용해서 그 막들의 두께를 서로 달리 갖는 반도체 커패시터의 기준 누설 전류(Leakage Current, @ 100nA/cm2)를 보이는 측정전압들을 도 5 를 근거로 정리한 것이다. 이때에, 상기 유효 산화막 두께들은 상기 테스트 패턴(160)의 C(정전용량)-V(측정 전압) 측정치(도면에 미 도시)를 이용해서 구한 데이타들이다. 상기 삽입막(116) 및 유전막(119)에 대한 실험 군(群) 중에서, 반도체 커패시터의 정전 용량을 높이고 누설 전류를 100 nA/cm2 이하로 작게 유지하면서 높은 측정 전압 값들을 갖는 것은 HfO2(20Å) 및 La2O3(30Å)의 조합이다. 상기 HfO2(20Å) 및 La2O3(30Å)의 조합은 다른 조합들에 비해서 실제 반도체 장치의 커패시터의 유전막으로 쓰여도 1.0V 이하의 구동 전압 동안 허용 누출 전류를 1 fA/capacitor 이하로 컨트롤할 수 있다. 그리고, 상기 하프늄 산화막의 두께가 10Å 에서 20Å 으로 증가함에 따라서 란탄 산화막의 두께에 관계없이 누설전류가 줄어드는 경향이 있다.
삽입막(Å) + 유전막(Å) 측정 전압(V, @ 100nA/cm2) 유효 Tox(Å)
Al2O3(10) + La2O3(30) -0.35, +0.4 17.9
Al2O3(20) + La2O3(30) -0.15, +0.2 22.0
Al2O3(10) + La2O3(45) -0.3, +0.3 21.2
Al2O3(20) + La2O3(45) -0.7, +0.55 22.8
상기 표 2 는 삽입막(116) 및 유전막(119)으로 각각이 Al2O3 및 La2O3 를 사용해서 그 막들의 두께를 갖는 다른 반도체 커패시터의 누설전류의 측정전압들을 도 6 을 근거로 정리한 것이다. 이때에, 상기 유효 산화막 두께(Tox)들은 상기 테스트 패턴의 C(정전용량)-V(측정 전압) 측정치(도면에 미 도시)를 이용해서 구한 데이타들이다. 이때에, 상기 삽입막(Al2O3) 및 유전막(La2O3)에 대한 실험 군(群)은 누설 전류를 100nA/cm2 이하로 작게 유지하면서 절대값으로 1.0(V) 이상의 측정 전압들을 갖는 조합을 갖지 못한다. 또한, 상기 표 1 과 동일한 삽입막(20Å) 및 유전막(30Å)의 두께를 갖는 조합은 100nA/cm2 의 누설전류를 측정 전압들 -0.15(V) 및 +0.2(V) 에서 나타낸다.
그러나, 상기 삽입막(Al2O3) 및 유전막(La2O3)에 대한 실험 군(群)은 반도체 장치의 구동 전압이 1.0(V) 이하인 향후 반도체 장치의 커패시터의 유전막으로 채용될 수 있는 가능성을 제시해준다. 그리고, 상기 하프늄 산화막의 두께가 10Å 에서 20Å 으로 증가함에 따라서 란탄 산화막의 두께에 관계없이 표 1 과 동일하게 누설전류가 줄어드는 경향이 있다.
상기 표 1 및 표 2 의 데이타들을 종합해 볼때에, 상기 란탄 산화막(La2O3) 을 갖는 커패시터는 반도체 장치의 구동 전압에 따라서 삽입막(116)으로 하프늄 산화막(HfO2) 및 알루미늄 산화막(Al2O3)을 사용할 수 있으며, 상기 삽입막(116)의 두께는 10 ~ 20Å 증착 타겟으로 하는 것이 바람직하다. 왜냐하면, 상기 삽입막(116)의 두께가 두꺼울수록 측정전압에 따라서 도 2 대비 양호한 누설전류의 프러파일(Profile)을 얻기 때문이다. 또한, 상기 삽입막(116)은 유전막(119)이 저지막(113)을 통해서 하부 전극(105)과 반응하지 못하도록 하여 란탄 계열의 실리케이트 막의 형성을 막을 수 있으며, 상기 삽입막(116)은 하프늄 산화막 및 알루미늄 산화막 이외의 다른 막으로도 형성할 수 있다.
도 7 을 참조하면, 상기 실험 결과들을 바탕으로, 반도체 기판(200) 상부에 커패시터의 하부 전극(210)을 형성하고 그 전극의 전면을 RTN(Rapid Thermal Nitridation) 방식으로 열처리한다. 이때에, 상기 하부전극(210)은 N- 형으로 도핑된 폴리실리콘 막을 형성하며, 상기 하부전극(210)은 그 표면이 질화되어 생성된 저지막(213) 을 갖는다. 즉, 상기 저지막(213)은 실리콘 질화 산화막(SixNyOZ)으로 형성한다. 상기 저지막(213)을 갖는 하부전극 상에 삽입막(216)을 형성하고, 상기 삽입막(216) 상에 유전막(219)을 형성한다. 상기 삽입막(216)은 하프늄 산화막(HfO2) 또는 알루미늄 산화막(Al2O3) 으로 형성하는데, 그 두께는 표 1 에서 정리한 10 ~ 20Å 증착 타겟의 범위로 한다. 상기 삽입막(216)은 저지막(213)과의 표면 반응속도를 높이고 낮은 온도에서의 공정 가스들의 반응을 유도하기 위해서 O3(오존) 또는 H2O(물) 을 옥시던트(Oxidant) 로 사용하여 ALD(Atomic Layer Deposition) 방식으로 형성한다. 또한, 상기 유전막(219)은 란탄 산화막(HfO2) 으로 형성하는데, 그 산화막(219)은 공정 가스로 La(tmhd)3 및 O3 를 사용해서 ALD(Atomic Layer Deposition) 방식으로 형성한다. 계속해서, 상기 유전막(219) 및 삽입막(216)과 함께 저지막(213)을 갖는 하부전극을 덮는 상부전극(230)을 형성하여 반도체 장치의 반도체 커패시터(250)를 만든다. 상기 상부 전극(230)은 공지된 기술의 PVD(Physical Vapor Deposition) 및 ALD 방식으로 차례로 증착된 타이타늄 질화막들(224, 228; TiNs) 을 사용해서 형성한다. 상기 막들(224. 228)을 갖는 커패시터는 유전막(219) 형성 동안의 열처리 또는 그 막 이후의 반도체 공정에 의한 열처리들로 인해서 하부 전극(210) 및 저지막(213) 사이의 계면에 발생하는 란탄 계열의 실리케이트 막(La-Silicate Layer)을 갖지 않는다.
상술한 바와 같이, 본 발명에 따른 반도체 커패시터는 유전막을 증착하기 전 확산 방지막으로 저지막 및 삽입막을 적용해서 하부 전극 및 저지막 사이의 계면에 란탄 계열의 실리케이트 막을 갖지 않는다. 이를 통해서, 상기 반도체 커패시터는 반도체 장치의 구동 동안 종래 기술대비 감소된 누설전류를 가지며, 상기 누설전류의 감소로 반도체 장치의 퍼포먼스를 향상시킬 수 있다.
도 1 은 종래 기술에 따른 커패시터를 보여주는 단면도.
도 2 는 도 1 의 커패시터의 측정 전압 및 누설전류의 상관관계를 보여주는 그래프.
도 3 은 본 발명에 따른 커패시터의 전기적 테스트 패턴을 보여주는 배치도.
도 4 는 도 3 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 커패시터를 보여주는 단면도.
도 5 및 도 6 은 도 3 의 테스트 패턴을 사용해서 측정된 커패시터의 누설전류를 나타내는 그래프들.
도 7 은 본 발명에 따른 커패시터를 보여주는 단면도.

Claims (10)

  1. 반도체 기판의 상부에 하부 전극을 형성하고,
    상기 하부 전극의 전면을 덮는 확산 방지막을 형성하고,
    상기 확산 방지막 상에 유전막을 형성하고,
    상기 유전막, 상기 확산 방지막 및 상기 하부 전극을 갖는 반도체 기판에 열처리를 실시하고,
    상기 유전막을 갖는 하부전극을 덮는 상부 전극을 형성하는 것을 포함하되,
    상기 확산 방지막은 저지막 및 삽입막을 차례로 적층시켜서 형성하는 것이 특징인 커패시터의 제조방법.
  2. 제 1 항에 있어서,
    상기 하부 전극은 N- 형으로 도핑된 폴리실리콘 막으로 형성하는 것을 특징으로 하는 커패시터의 제조방법.
  3. 제 1 항에 있어서,
    상기 확산 방지막은 적어도 두 층이상의 막들로 형성하는 것이 특징인 커패시터의 제조방법.
  4. 제 1 항에 있어서,
    상기 저지막은 하부전극의 전면을 RTN(Rapid Thermal Nitridation) 방식으로 처리해서 생성된 실리콘 질화 산화막(SixNyOz)으로 형성하는 것이 특징인 커패시터의 제조방법.
  5. 제 1 항에 있어서,
    상기 삽입막은 ALD(Atomic Layer Deposition) 방식으로 증착된 하프늄 산화막(HfO2) 또는 알루미늄 산화막(Al2O3)으로 형성하는 것이 특징인 커패시터의 제조방법.
  6. 제 1 항에 있어서,
    상기 유전막은 ALD(Atomic Layer Deposition) 방식으로 증착된 란탄 산화막(La2O3) 으로 형성하는 것이 특징인 커패시터의 제조방법.
  7. 제 1 항에 있어서,
    상기 상부 전극은 ALD(Atomic Layer Deposition) 및 PVD(Physical Vapor Deposition) 방식을 차례로 사용해서 증착된 티타늄 질화막(TiN)으로 형성하는 것이 특징인 커패시터의 제조방법.
  8. 제 1 항에 있어서,
    상기 열처리는 750℃ 의 RTA(Rapid Thermal Anneal) 방식을 사용해서 소정 시간동안 실시하는 것이 특징인 커패시터의 제조방법.
  9. 제 1 항에 있어서,
    상기 삽입막의 두께는 10 ~ 20Å 의 범위의 증착 타켓으로 형성하는 것이 특징인 커패시터의 제조방법.
  10. 제 1 항에 있어서,
    상기 삽입막은 옥시던트가 오존(O3) 또는 물(H2O)을 사용하는 ALD 방식으로 형성하는 것이 특징인 커패시터의 제조방법.
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KR100716652B1 (ko) * 2005-04-30 2007-05-09 주식회사 하이닉스반도체 나노컴포지트 유전막을 갖는 캐패시터 및 그의 제조 방법

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