KR20050028524A - Method of forming a metal wiring in a semiconductor device - Google Patents
Method of forming a metal wiring in a semiconductor device Download PDFInfo
- Publication number
- KR20050028524A KR20050028524A KR1020030064808A KR20030064808A KR20050028524A KR 20050028524 A KR20050028524 A KR 20050028524A KR 1020030064808 A KR1020030064808 A KR 1020030064808A KR 20030064808 A KR20030064808 A KR 20030064808A KR 20050028524 A KR20050028524 A KR 20050028524A
- Authority
- KR
- South Korea
- Prior art keywords
- metal
- forming
- layer
- oxide
- barrier metal
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
- H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 장벽 금속층에 의해 하부 금속 배선과 상부 금속 배선의 접촉 저항이 증가하는 것을 방지하기 위한 반도체 소자의 금속 배선 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in semiconductor devices, and more particularly, to a method for forming metal wirings in semiconductor devices for preventing the contact resistance of the lower metal wirings and the upper metal wirings from increasing by the barrier metal layer.
일반적으로, 금속 배선은 층간 절연막에 듀얼 다마신 공정으로 트렌치와 콘택홀(또는 비아홀)로 이루어진 듀얼 다마신 패턴을 형성한 후, 듀얼 다마신 패턴을 금속 물질로 매립하는 방식으로 형성된다. 이때, 금속 배선과 층간 절연막의 사이에는 금속 배선의 금속 성분이 층간 절연막으로 확산되는 것을 방지하기 위하여 장벽 금속층이 형성된다. In general, the metal wiring is formed by forming a dual damascene pattern including trenches and contact holes (or via holes) in the interlayer insulating layer, and then filling the dual damascene pattern with a metal material. At this time, a barrier metal layer is formed between the metal wiring and the interlayer insulating film to prevent diffusion of the metal component of the metal wiring into the interlayer insulating film.
금속 배선의 물질에 따라 층간 절연막으로 확산 되는 정도가 달라지는데, Al의 경우에는 절연막으로 사용되는 SiO2로의 확산이 전혀 발생되지 않는 것으로 알려져 있다. 따라서, Al 금속 배선의 경우에는 장벽 금속층을 매우 얇게 형성할 수 있기 때문에, 장벽 금속층이 전기적 특성에 큰 영향을 주지 않는다.The degree of diffusion into the interlayer insulating film varies depending on the material of the metal wiring. In the case of Al, diffusion to SiO 2 used as the insulating film does not occur at all. Therefore, in the case of Al metal wiring, since the barrier metal layer can be formed very thin, the barrier metal layer does not significantly affect the electrical characteristics.
이에 반하여, Cu는 절연막으로 사용되는 SiO2로 쉽게 확산되며, 절연막을 통과해 소자(Device)로 확산된 구리는 Si 내에 딥 레벨(Deep level)로 존재하게 된다. 즉, Cu는 Si 내에서 딥 레벨 도펀트(Deep level dopant)로 작용하여 Si의 금지대(Fobidden band) 내에 여러 개의 억셉터(Acceptor)와 도너(Donor) 레벨을 형성시킨다. 이들 딥 레벨은 제네레이션-리컴비네이션(Generation-Recombination)의 소오스로 작용하여 누설 전류를 유발시키고, 심한 경우 소자의 불량이 발생된다.In contrast, Cu is easily diffused into SiO 2 used as an insulating film, and copper diffused through the insulating film to the device is present at a deep level in Si. That is, Cu acts as a deep level dopant in Si to form a plurality of acceptors and donor levels in the Si band band. These dip levels act as a source of generation-recombination, causing leakage currents and, in severe cases, device failure.
따라서, 구리와 같이 확산이 쉽게 발생되는 금속 물질로 금속 배선을 형성하려면, 이종 금속과 접촉하는 하부는 물론이고, 측벽의 절연물질에 대한 장벽 금속이 필요하다. Therefore, in order to form a metal wiring with a metal material which is easily diffused, such as copper, a barrier metal for the insulating material of the sidewalls as well as a lower portion in contact with the dissimilar metal is required.
구리를 이용한 금속 배선 공정은 전기적인 특성에 의하여 소자의 집적도가 높아짐에 따라 반드시 필요한 공정이다. 이때, 집적도가 높아져 트렌치나 콘택홀의 종횡비가 높아짐에 따라, 장벽 금속층의 증착 특성이 열악해져 스텝 커버리지(Step coverage) 특성이 저하되는 문제점이 발생된다. The metal wiring process using copper is a necessary process as the degree of integration of devices increases due to electrical characteristics. At this time, as the degree of integration increases and the aspect ratio of the trench and the contact hole increases, the deposition property of the barrier metal layer becomes poor, resulting in a problem of deteriorating the step coverage property.
현재, HCM TaNx, SIP TaNx 등과 개량된 PVD(Advanced PVD) 방식을 적용하여 90nm 공정까지는 장벽 금속층을 형성하는데 별 무리가 없을 것으로 판단하고 있다. 하지만, 향후 90nm 이하의 공정에서는 패턴 사이즈의 감소와 더불어, 저유전 절연물질들의 내부에 포함되어 있는 미세한 기공(Pore)들에 의해, PVD 방식의 장벽 금속층을 적용하는 것이 더 이상 불가능하게 될 것이다. Currently, it is judged that there is no problem in forming a barrier metal layer until the 90nm process by applying an advanced PVD (Advanced PVD) method such as HCM TaNx, SIP TaNx, and the like. However, in the process below 90nm, it is no longer possible to apply the PVD barrier metal layer due to the reduction of the pattern size and the fine pores included in the low dielectric insulating materials.
이를 극복할 수 있는 방법으로 CVD 또는 ALD(Atomic Layer Deposition) 방식을 적용하는 것이 알려져 있다. 하지만, 금속 시드층을 이용한 방법은 CVD법을 적용하는 것이 불가능하기 때문에 PVD 모듈을 이용할 수밖에 없다. 여기서, 장벽 금속층을 형성하는 공정과 금속 시드층을 형성하는 공정은 진공 파괴없이 진공 상태를 그대로 유지하는 인-시투(In-situ) 방식으로 진행되어야 한다. 그러나, CVD 모듈과 PVD 모듈을 하나의 클러스터 툴(Cluster tool)로 통일하는 것은 매우 어렵다. PVD 모듈은 매우 높은 진공도에서 유지 관리되어야 하기 때문에, 상호 오염의 가능성이 매우 높기 때문이다. 이와 같은 이유에서 CVD 또는 ALD 장비의 대다수는 독립형(Stand alone)으로 개발되어 있기 때문에, 금속 배선의 장벽 금속층을 형성하는데 사용되기에는 부적합하다. 즉, 장벽 금속층을 형성한 후 금속 시드층이 인-시투로 형성되어야 하는데, 장벽 금속층을 형성하고 금속 시드층을 형성하기 위하여 진공의 파괴가 이루어지면 자연 산화막에 의해 접촉 저항이 매우 높아지게 된다. It is known to apply CVD or atomic layer deposition (ALD) as a method to overcome this problem. However, the method using the metal seed layer has no choice but to use a PVD module because it is impossible to apply the CVD method. Here, the process of forming the barrier metal layer and the process of forming the metal seed layer should be performed in an in-situ manner in which the vacuum state is maintained without vacuum destruction. However, it is very difficult to unify the CVD module and PVD module into one cluster tool. Because PVD modules have to be maintained at very high vacuums, there is a high possibility of cross contamination. For this reason, the majority of CVD or ALD equipment is developed stand alone, making it unsuitable for use in forming barrier metal layers for metal wiring. That is, after forming the barrier metal layer, the metal seed layer should be formed in-situ. When the vacuum is broken to form the barrier metal layer and the metal seed layer, the contact resistance becomes very high by the natural oxide film.
이에 대하여, 본 발명이 제시하는 반도체 소자의 금속 배선 형성 방법은 장벽 금속층(Barrier metal layer)을 형성한 후, 금속 시드층을 형성하기 전에 환원성 기체 분위기에서 장벽 금속층의 표면에 흡착되어 있는 산화물을 제거함으로써, 장벽 금속층을 형성한 후 금속 시드층을 형성하는 과정에서 발생되는 상호 오염 문제를 해결함과 동시에 접촉 저항이 증가하는 것을 방지할 수 있다. In contrast, in the method for forming a metal wiring of a semiconductor device according to the present invention, after forming a barrier metal layer and before forming a metal seed layer, an oxide adsorbed on the surface of the barrier metal layer in a reducing gas atmosphere is removed. As a result, it is possible to solve the problem of cross contamination generated during the formation of the metal seed layer after the barrier metal layer is formed, and to prevent the contact resistance from increasing.
본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법은 하부 금속 배선이 형성된 반도체 기판이 제공되는 단계와, 전체 상부에 층간 절연막을 형성한 후, 하부 금속 배선이 노출되도록 듀얼 다마신 패턴을 형성하는 단계와, 듀얼 다마신 패턴을 포함한 전체 상부에 장벽 금속층을 형성하는 단계와, 환원성 기체 분위기에서 장벽 금속층 표면의 산화물을 제거하는 단계, 및 듀얼 다마신 패턴에 상부 금속 배선을 인-시투로 형성하는 단계를 포함한다. In the method of forming a metal wiring of a semiconductor device according to an embodiment of the present invention, a step of providing a semiconductor substrate on which lower metal wiring is formed, and after forming an interlayer insulating film on the entire upper portion, forming a dual damascene pattern so that the lower metal wiring is exposed. Forming a barrier metal layer over the entirety including the dual damascene pattern, removing an oxide on the surface of the barrier metal layer in a reducing gas atmosphere, and forming the upper metal wiring in-situ on the dual damascene pattern. It includes a step.
상기에서, 장벽 금속층은 Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, WC 또는 WCN으로 형성할 수 있다. In the above, the barrier metal layer may be formed of Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, WC or WCN.
산화물은 PVD 장비의 전세정 모듈에서 제거하는 것이 바람직하다. 또한, 산화물은 플라즈마 상태의 환원성 기체로 제거하는 것이 바람직하며, 100℃ 내지 400℃의 온도에서 제거할 수 있다.The oxide is preferably removed from the preclean module of the PVD equipment. In addition, the oxide is preferably removed with a reducing gas in a plasma state, and may be removed at a temperature of 100 ° C to 400 ° C.
상부 금속 배선을 형성하는 단계는, 산화물을 제거한 장비에서 진공의 파괴 없이 인-시투로 금속 시드층을 형성하는 단계와, 무전해 도금 방식, 전해 도금 방식, PVD 방식 또는 CVD 방식으로 금속 물질을 증착하는 단계, 및 층간 절연막 상부의 금속 물질 및 금속 시드층을 제거하는 단계를 포함한다.The forming of the upper metal wiring may include forming a metal seed layer in-situ without breakdown of the vacuum in the oxide removal equipment, and depositing a metal material by an electroless plating method, an electroplating method, a PVD method, or a CVD method. And removing the metal material and the metal seed layer over the interlayer insulating film.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In the drawings, the thickness or size of each layer is exaggerated for clarity and convenience of explanation. Like numbers refer to like elements on the drawings.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도들이다.1A through 1E are cross-sectional views of devices for describing a method for forming metal wires in a semiconductor device according to an embodiment of the present invention.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(101)이 제공된다. 예를 들면, 반도체 기판(101)에는 트랜지스터나 메모리 셀(도시되지 않음)이 형성될 수 있다. 이어서, 반도체 기판(101) 상에 하부 층간 절연막(102)을 형성한 후, 듀얼 다마신 공정으로 하부 층간 절연막(102)에 콘택홀(도시되지 않음)과 트렌치(102a)로 이루어진 듀얼 다마신 패턴을 형성하고, 듀얼 다마신 패턴을 전도성 물질로 매립하여 하부 금속 배선(103)을 형성한다. 이때, 하부 금속 배선(103)은 구리로 형성될 수 있다. 한편, 하부 금속 배선(103)의 금속 성분이 하부 층간 절연막(102)으로 확산되는 것을 방지하기 위하여 하부 금속 배선(103)과 하부 층간 절연막(102)에 장벽 금속층(도시되지 않음)을 형성할 수도 있다. Referring to FIG. 1A, a semiconductor substrate 101 having various elements for forming a semiconductor device is provided. For example, a transistor or a memory cell (not shown) may be formed in the semiconductor substrate 101. Subsequently, after the lower interlayer insulating film 102 is formed on the semiconductor substrate 101, a dual damascene pattern including contact holes (not shown) and trenches 102a is formed in the lower interlayer insulating film 102 by a dual damascene process. The lower metal wiring 103 is formed by filling the dual damascene pattern with a conductive material. In this case, the lower metal wire 103 may be formed of copper. Meanwhile, a barrier metal layer (not shown) may be formed on the lower metal interconnect 103 and the lower interlayer insulation layer 102 to prevent the metal component of the lower metal interconnect 103 from being diffused into the lower interlayer insulation layer 102. have.
이어서, 전체 상부에 절연 장벽층(Dielectric barrier layer; 104)과 상부 층간 절연막(105)을 형성한다. 이후, 듀얼 다마신 공정으로 상부 층간 절연막(105)에 콘택홀이나 트렌치와 같은 다마신 패턴(106)을 형성한다. 다마신 패턴(106)을 통해 하부 금속 배선(103)의 일부 영역이 노출된다. Subsequently, an insulating barrier layer 104 and an upper interlayer insulating layer 105 are formed on the whole. Thereafter, a damascene pattern 106 such as a contact hole or a trench is formed in the upper interlayer insulating layer 105 by a dual damascene process. A portion of the lower metal line 103 is exposed through the damascene pattern 106.
도 1b를 참조하면, 다마신 패턴(106)을 포함한 전체 상부에 장벽 금속층(Barrier metal layer; 107)을 형성한다. 이때, 장벽 금속층(107)은 미세하게 형성된 다마신 패턴(106)의 내벽과 저면의 증착 특성을 향상시키고 다마신 패턴(106)의 상부 모서리에 대한 스텝 커버리지(Step coverage) 특성을 향상시키기 위하여 CVD법 또는 ALD(Atomic Layer Deposition)법으로 형성하는 것이 바람직하다. 한편, 장벽 금속층(107)은 Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, WC 또는 WCN으로 형성할 수 있으며, 5Å 내지 200Å의 두께로 형성할 수 있다.Referring to FIG. 1B, a barrier metal layer 107 is formed over the entirety including the damascene pattern 106. In this case, the barrier metal layer 107 may be CVD to improve the deposition characteristics of the inner wall and the bottom of the finely formed damascene pattern 106 and to improve the step coverage of the upper edge of the damascene pattern 106. It is preferable to form by the method or ALD (Atomic Layer Deposition) method. Meanwhile, the barrier metal layer 107 may be formed of Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, WC, or WCN, and may have a thickness of 5 kPa to 200 kPa.
도 1c를 참조하면, 환원성 기체 분위기에서 장벽 금속층(107) 표면의 산화물(도시되지 않음)을 제거한다. 산화물 제거 공정은 후속 공정에서 금속 시드층이 형성될 장비에서 환원성 기체 분위기에서 플라즈마를 발생시켜 산화물을 제거하는 것이 바람직하다. 예를 들면, PVD 장비의 전세정 모듈(Preclean module)에서 산화물 제거 공정을 실시하는 것이 바람직하다. 이때, H2 또는 NH3와 같은 기체를 환원성 기체로 사용할 수 있으며, 산화물 제거 공정은 100℃ 내지 400℃에서 실시하는 것이 바람직하다.Referring to FIG. 1C, the oxide (not shown) on the surface of the barrier metal layer 107 is removed in a reducing gas atmosphere. In the oxide removal process, it is preferable to remove the oxide by generating a plasma in a reducing gas atmosphere in the equipment in which the metal seed layer is to be formed in a subsequent process. For example, it is preferable to perform an oxide removal process in a preclean module of PVD equipment. At this time, a gas such as H 2 or NH 3 may be used as the reducing gas, and the oxide removal process is preferably performed at 100 ° C. to 400 ° C.
도 1d를 참조하면, 다마신 패턴(106)을 포함한 반도체 기판(101) 상에 금속 시드층(108)을 형성한다. 금속 시드층(108)은 구리를 사용하여 형성하는 것이 바람직하다. 이때, 금속 시드층(108)은 산화물 제거 공정을 실시한 후 진공의 파괴 없이 인-시투로 형성하는 것이 바람직하며, 50Å 내지 2500Å의 두께로 형성될 수 있다. 한편, 금속 시드층(108)은 다마신 패턴(106)의 측벽 및 내부에만 형성될 수 있으며, 전체 상부에 형성될 수도 있다. Referring to FIG. 1D, the metal seed layer 108 is formed on the semiconductor substrate 101 including the damascene pattern 106. The metal seed layer 108 is preferably formed using copper. In this case, the metal seed layer 108 is preferably formed in-situ without breaking the vacuum after the oxide removal process, it may be formed to a thickness of 50 ~ 2500Å. Meanwhile, the metal seed layer 108 may be formed only on the sidewalls and the inside of the damascene pattern 106 or may be formed on the entire upper portion.
상기에서와 같이, 장벽 금속층(107) 표면의 산화물을 제거한 후 동일한 장비 내에서 진공의 파괴 없이 인-시투로 금속 시드층(108)을 형성함으로써, 장벽 금속층(107)의 표면에 자연 산화막이 다시 형성되거나 이물질들이 흡착되는 것을 방지하고 접촉 저항이 증가하는 것을 방지할 수 있다. As above, by removing the oxide on the surface of the barrier metal layer 107 and forming the metal seed layer 108 in-situ without breaking the vacuum in the same equipment, the natural oxide film is again on the surface of the barrier metal layer 107. It is possible to prevent the formation or adsorption of foreign matters and to increase the contact resistance.
도 1e를 참조하면, 다마신 패턴(106)을 금속 물질로 매립하여 상부 금속 배선(109)을 형성한다. 상부 금속 배선(109)은 금속 시드층(108)을 이용하여 무전해 도금 방식, 전해 도금 방식, PVD 방식 또는 CVD 방식으로 금속 물질을 증착한 후, 상부 층간 절연막(105) 상에 증착된 금속 물질과 금속 시드층을 제거하는 방식으로 형성할 수 있다. 상부 층간 절연막(105) 상의 금속 물질과 금속 시드층은 화학적 기계적 연마 공정으로 제거할 수 있다. Referring to FIG. 1E, the damascene pattern 106 is embedded with a metal material to form the upper metal wiring 109. The upper metal interconnection 109 is a metal material deposited on the upper interlayer insulating layer 105 after depositing the metal material by the electroless plating method, electrolytic plating method, PVD method or CVD method using the metal seed layer 108. And the metal seed layer. The metal material and the metal seed layer on the upper interlayer insulating layer 105 may be removed by a chemical mechanical polishing process.
상술한 바와 같이, 본 발명은 장벽 금속층(Barrier metal layer)을 형성한 후, 금속 시드층을 형성하기 전에 환원성 기체 분위기에서 장벽 금속층의 표면에 흡착되어 있는 산화물을 제거함으로써, 장벽 금속층을 형성한 후 금속 시드층을 형성하는 과정에서 발생되는 상호 오염 문제를 해결함과 동시에 접촉 저항이 증가하는 것을 방지할 수 있다. As described above, the present invention forms the barrier metal layer by removing the oxide adsorbed on the surface of the barrier metal layer in a reducing gas atmosphere after forming the barrier metal layer and before forming the metal seed layer. The problem of cross-contamination generated during the formation of the metal seed layer can be solved and the contact resistance can be prevented from increasing.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도들이다.1A through 1E are cross-sectional views of devices for describing a method for forming metal wires in a semiconductor device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
101 : 반도체 기판 102 : 하부 층간 절연막101 semiconductor substrate 102 lower interlayer insulating film
102a : 트렌치 103 : 하부 금속 배선102a: trench 103: bottom metal wiring
104 : 절연 장벽층 105 : 상부 층간 절연막104: insulating barrier layer 105: upper interlayer insulating film
106 : 다마신 패턴 107 : 장벽 금속층106: damascene pattern 107: barrier metal layer
108 : 금속 시드층 109 : 상부 금속 배선108: metal seed layer 109: upper metal wiring
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030064808A KR20050028524A (en) | 2003-09-18 | 2003-09-18 | Method of forming a metal wiring in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030064808A KR20050028524A (en) | 2003-09-18 | 2003-09-18 | Method of forming a metal wiring in a semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050028524A true KR20050028524A (en) | 2005-03-23 |
Family
ID=37385455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030064808A KR20050028524A (en) | 2003-09-18 | 2003-09-18 | Method of forming a metal wiring in a semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050028524A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100808796B1 (en) * | 2006-10-09 | 2008-03-03 | 동부일렉트로닉스 주식회사 | The method of electrolysis plating |
-
2003
- 2003-09-18 KR KR1020030064808A patent/KR20050028524A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100808796B1 (en) * | 2006-10-09 | 2008-03-03 | 동부일렉트로닉스 주식회사 | The method of electrolysis plating |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10332838B2 (en) | Schemes for forming barrier layers for copper in interconnect structures | |
| US7193327B2 (en) | Barrier structure for semiconductor devices | |
| US8759975B2 (en) | Approach for reducing copper line resistivity | |
| US7799681B2 (en) | Method for forming a ruthenium metal cap layer | |
| US9553017B2 (en) | Methods for fabricating integrated circuits including back-end-of-the-line interconnect structures | |
| US20100090342A1 (en) | Metal Line Formation Through Silicon/Germanium Soaking | |
| US8338297B2 (en) | Selective metal deposition over dielectric layers | |
| KR100720532B1 (en) | A method for fabricating semiconductor device | |
| KR20070005870A (en) | Method of forming a copper wiring in a semiconductor device | |
| KR100960929B1 (en) | Metal wiring of semiconductor device and method of manufacturing the same | |
| KR20050028524A (en) | Method of forming a metal wiring in a semiconductor device | |
| KR100386628B1 (en) | Method for forming interconnect structures of semiconductor device | |
| KR20070066298A (en) | Metalline of semiconductor device and method of manufacturing the same | |
| KR101373338B1 (en) | Method of manufacturing a semiconductor device | |
| KR20050057784A (en) | Method of forming a inter insulating layer in a semiconductor device | |
| KR100538632B1 (en) | Method of forming a metal wiring in a semiconductor device | |
| KR100909176B1 (en) | Metal wiring formation method of semiconductor device | |
| KR20020056341A (en) | Method of forming inter-metal dielectric in a semiconductor device | |
| KR20100036008A (en) | Method for forming metal wiring of semiconductor device | |
| KR101089249B1 (en) | Semiconductor device and a method of manufacturing the same | |
| KR20050046064A (en) | Method of manufacturing a semiconductor device | |
| KR100453182B1 (en) | Method of forming a metal line in semiconductor device | |
| KR100924557B1 (en) | Metal wiring of semiconductor device and method of manufacturing the same | |
| KR100752167B1 (en) | A method for fabricating wiring line of semiconductor device | |
| KR20100026403A (en) | Metal wiring of semiconductor device and method for forming the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |