KR100538632B1 - Method of forming a metal wiring in a semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 하부 금속 배선이 노출되도록 층간 절연막에 듀얼 다마신 패턴을 형성하고 전체 상부에 장벽 금속층을 형성한 후, 하부 금속 배선 상에 형성된 장벽 금속층을 제거하고 다마신 패턴에 상부 금속 배선(또는, 비아 플러그)을 형성하여 하부 금속 배선과 상부 금속 배선을 직접 접촉시킴으로써, 장벽 금속층에 의해 접촉 저항이 증가하는 것을 방지하고 장벽 금속층이 잔류하는 영역에서는 우수한 접착(Adhesion) 특성을 그대로 유지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.The present invention relates to a method for forming a metal wiring of a semiconductor device, and to form a dual damascene pattern in the interlayer insulating film so that the lower metal wiring is exposed, and the barrier metal layer formed on the entire upper portion, the barrier metal layer formed on the lower metal wiring is removed. The upper metal wiring (or via plug) is formed in the damascene pattern to directly contact the lower metal wiring with the upper metal wiring, thereby preventing an increase in contact resistance by the barrier metal layer and excellent adhesion in the region where the barrier metal layer remains. By maintaining the adhesion characteristics, the reliability of the process and the electrical characteristics of the device can be improved.

Description

반도체 소자의 금속 배선 형성 방법{Method of forming a metal wiring in a semiconductor device} Method of forming a metal wiring in a semiconductor device

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 장벽 금속층에 의해 하부 금속 배선과 상부 금속 배선의 접촉 저항이 증가하는 것을 방지하기 위한 반도체 소자의 금속 배선 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in semiconductor devices, and more particularly, to a method for forming metal wirings in semiconductor devices for preventing the contact resistance of the lower metal wirings and the upper metal wirings from increasing by the barrier metal layer.

일반적으로, 금속 배선은 층간 절연막에 듀얼 다마신 공정으로 트렌치와 콘택홀(또는 비아홀)로 이루어진 듀얼 다마신 패턴을 형성한 후, 듀얼 다마신 패턴을 금속 물질로 매립하는 방식으로 형성된다. 이때, 금속 배선과 층간 절연막의 사이에는 금속 배선의 금속 성분이 층간 절연막으로 확산되는 것을 방지하기 위하여 장벽 금속층이 형성된다. In general, the metal wiring is formed by forming a dual damascene pattern including trenches and contact holes (or via holes) in the interlayer insulating layer, and then filling the dual damascene pattern with a metal material. At this time, a barrier metal layer is formed between the metal wiring and the interlayer insulating film to prevent diffusion of the metal component of the metal wiring into the interlayer insulating film.

금속 배선의 물질에 따라 층간 절연막으로 확산 되는 정도가 달라지는데, Al의 경우에는 절연막으로 사용되는 SiO2로의 확산이 전혀 발생되지 않는 것으로 알려져 있다. 따라서, Al 금속 배선의 경우에는 장벽 금속층을 매우 얇게 형성할 수 있기 때문에, 장벽 금속층이 전기적 특성에 큰 영향을 주지 않는다.The degree of diffusion into the interlayer insulating film varies depending on the material of the metal wiring. In the case of Al, diffusion to SiO 2 used as the insulating film does not occur at all. Therefore, in the case of Al metal wiring, since the barrier metal layer can be formed very thin, the barrier metal layer does not significantly affect the electrical characteristics.

이에 반하여, Cu는 절연막으로 사용되는 SiO2로 쉽게 확산되며, 절연막을 통과해 소자(Device)로 확산된 구리는 Si 내에 딥 레벨(Deep level)로 존재하게 된다. 즉, Cu는 Si 내에서 딥 레벨 도판트(Deep level dopant)로 작용하여 Si의 금지대(Fobidden band) 내에 여러 개의 억셉터(Acceptor)와 도너(Donor) 레벨을 형성시킨다. 이들 딥 레벨은 제네레이션-리컴비네이션(Generation-Recombination)의 소오스로 작용하여 누설 전류를 유발시키고, 심한 경우 소자의 불량이 발생된다.In contrast, Cu is easily diffused into SiO 2 used as an insulating film, and copper diffused through the insulating film to the device is present at a deep level in Si. In other words, Cu acts as a deep level dopant in Si to form a plurality of acceptors and donor levels in the Si band. These dip levels act as a source of generation-recombination, causing leakage currents and, in severe cases, device failure.

따라서, 구리와 같이 확산이 쉽게 발생되는 금속 물질로 금속 배선을 형성하려면, 이종 금속과 접촉하는 하부는 물론이고, 측벽의 절연물질에 대한 장벽 금속이 필요하다. Therefore, in order to form a metal wiring with a metal material which is easily diffused, such as copper, a barrier metal for the insulating material of the sidewalls as well as a lower portion in contact with the dissimilar metal is required.

구리를 이용한 금속 배선 공정은 전기적인 특성에 의하여 소자의 집적도가 높아짐에 따라 반드시 필요한 공정이다. 이때, 집적도가 높아져 트렌치나 콘택홀의 종횡비가 높아짐에 따라, 장벽 금속층의 증착 특성이 열악해져 스텝 커버리지(Step coverage) 특성이 저하되는 문제점이 발생된다. The metal wiring process using copper is a necessary process as the degree of integration of devices increases due to electrical characteristics. At this time, as the degree of integration increases and the aspect ratio of the trench and the contact hole increases, the deposition property of the barrier metal layer becomes poor, resulting in a problem of deteriorating the step coverage property.

현재, HCM TaNx, SIP TaNx 등과 개량된 PVD(Advanced PVD) 방식을 적용하여 90nm 공정까지는 장벽 금속층을 형성하는데 별 무리가 없을 것으로 판단하고 있다. 하지만, 향후 90nm 이하의 공정에서는 패턴 사이즈의 감소와 더불어, 저유전 절연물질들의 내부에 포함되어 있는 미세한 기공(Pore)들에 의해, PVD 방식의 장벽 금속층을 적용하는 것이 더 이상 불가능하게 될 것이다. Currently, it is judged that there is no problem in forming a barrier metal layer until the 90nm process by applying an advanced PVD (Advanced PVD) method such as HCM TaNx, SIP TaNx, and the like. However, in the process below 90nm, it is no longer possible to apply the PVD barrier metal layer due to the reduction of the pattern size and the fine pores included in the low dielectric insulating materials.

이를 극복할 수 있는 유일한 방법이 ALD(atomic Layer Deposition) 방식을 적용하여 장벽 금속층을 형성하는 것이다. ALD 방식이란 CVD 방식과는 달리 반응시킬 기체들을 한 가지씩 번갈아 가면서 챔버 내부로 유입시켜 한 원자층씩 증착시키는 방식으로, 스텝 커버리지 특성이 매우 우수하고, 저온에서 증착 가능하며, 부산물(By-product)을 완전히 제거할 수 있기 때문에, 불순물이 거의 없는 순도 높은 박막을 형성할 수 있는 장점이 있다. 가장 활발하게 연구되고 있는 ALD 방식의 TaN은 증착 조건 및 압력에 따라 다르지만, 매우 높은 비저항값을 갖는다. ALD 방식으로 증착된 TaNx의 비저항은 최소 700uΩ.cm부터 수만 uΩ.cm까지 매우 다양한 값이 보고 되고 있으며, 최소 비저항을 얻는 것이 매우 어렵고 재현성도 떨어지는 것으로 알려져 있다. 또한, ALD 방식으로 증착된 장벽막 상에 금속 시드층을 직접 증착할 할 경우 접착(Adhesion) 특성이 매우 좋지 않아서 직접 적용하기 힘든 것으로 알려져 있다.The only way to overcome this is to apply the ALD (atomic layer deposition) method to form a barrier metal layer. Unlike the CVD method, the ALD method injects gases to be reacted one by one into the chamber alternately, and deposits atomic layers one by one, and has excellent step coverage characteristics, is capable of depositing at low temperatures, and by-products. Since it can be completely removed, there is an advantage in that a highly pure thin film having almost no impurities can be formed. TaN, which is the most actively studied ALD method, depends on the deposition conditions and pressure, but has a very high resistivity value. The specific resistivity of TaNx deposited by ALD method varies from a minimum of 700 uΩ.cm to tens of thousands of uΩ.cm, and it is known that it is very difficult to obtain a minimum resistivity and is also poor in reproducibility. In addition, when directly depositing a metal seed layer on the barrier film deposited by the ALD method, it is known that the adhesion property is very poor and thus it is difficult to apply it directly.

이에 대하여, 본 발명이 제시하는 반도체 소자의 금속 배선 형성 방법은 하부 금속 배선이 노출되도록 층간 절연막에 듀얼 다마신 패턴을 형성하고 전체 상부에 장벽 금속층을 형성한 후, 하부 금속 배선 상에 형성된 장벽 금속층을 제거하고 다마신 패턴에 상부 금속 배선(또는, 비아 플러그)을 형성하여 하부 금속 배선과 상부 금속 배선을 직접 접촉시킴으로써, 장벽 금속층에 의해 접촉 저항이 증가하는 것을 방지하고 장벽 금속층이 잔류하는 영역에서는 우수한 접착(Adhesion) 특성을 그대로 유지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다. On the other hand, in the method of forming a metal wiring of the semiconductor device according to the present invention, a dual damascene pattern is formed on the interlayer insulating film so that the lower metal wiring is exposed, and a barrier metal layer is formed on the entire upper portion, and then the barrier metal layer formed on the lower metal wiring. The upper metal wiring (or via plug) is formed in the damascene pattern to directly contact the lower metal wiring with the upper metal wiring, thereby preventing an increase in contact resistance by the barrier metal layer and in the region where the barrier metal layer remains. By maintaining excellent adhesion properties, process reliability and device electrical properties can be improved.

본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법은 하부 금속 배선이 형성된 반도체 기판이 제공되는 단계와, 전체 상부에 층간 절연막을 형성한 후, 하부 금속 배선이 노출되도록 듀얼 다마신 패턴을 형성하는 단계와, 듀얼 다마신 패턴을 포함한 전체 상부에 장벽 금속층을 형성하는 단계와, 하부 금속 배선 상의 장벽 금속층을 제거하는 단계, 및 듀얼 다마신 패턴을 전도성 물질로 매립하여 상부 금속 배선을 형성하는 단계를 포함한다. In the method of forming a metal wiring of a semiconductor device according to an embodiment of the present invention, a step of providing a semiconductor substrate on which lower metal wiring is formed, and after forming an interlayer insulating film on the entire upper portion, forming a dual damascene pattern so that the lower metal wiring is exposed. Forming a barrier metal layer over the whole including the dual damascene pattern, removing the barrier metal layer on the lower metal interconnection, and embedding the dual damascene pattern with a conductive material to form the upper metal interconnection. It includes.

상기에서, 장벽 금속층을 형성하는 단계는, 듀얼 다마신 패턴을 포함한 전체 상부에 ALD법으로 제1 장벽 금속층을 형성하는 단계, 및 제1 장벽 금속층 상부에 PVD법으로 제2 장벽 금속층을 형성하는 단계를 포함한다. In the above, the forming of the barrier metal layer may include forming a first barrier metal layer by ALD on the entire surface including the dual damascene pattern, and forming a second barrier metal layer by PVD on the first barrier metal layer. It includes.

장벽 금속층은 Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, WC 또는 WCN으로 형성할 수 있다.The barrier metal layer may be formed of Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, WC or WCN.

하부 금속 배선 상부의 장벽 금속층은 리스퍼터링 방식으로 제거할 수 있다. The barrier metal layer on top of the lower metal wiring can be removed by a resputtering method.

리스퍼터링 방식은 장벽 금속층이 형성된 모듈에서 인-시투 방식으로 실시될 수 있으며, DC 파워와 반도체 기판에 RF 바이어스를 인가하는 방식으로 실시될 수 있다. 이때, DC 파워로 1kW 내지 30kW를 인가하고, RF 바이어스로 50W 내지 1000W를 인가할 수 있다. The resputtering method may be performed in-situ in a module on which a barrier metal layer is formed, and may be performed by applying an RF bias to a DC power and a semiconductor substrate. At this time, 1kW to 30kW may be applied as the DC power, and 50W to 1000W may be applied as the RF bias.

또한, 리스퍼터링 방식은 스퍼터 크리닝 모듈에서 실시될 수 있으며, 저주파 RF 파워로 플라즈마를 발생시키고, 고주파의 RF 파워로 반도체 기판에 바이어스를 인가하는 방식으로 실시될 수 있다.In addition, the sputtering method may be performed in the sputter cleaning module, and may be performed by generating a plasma with low frequency RF power and applying a bias to the semiconductor substrate with high frequency RF power.

상부 금속 배선을 형성하는 단계는, 금속 시드층을 형성하는 단계와, 무전해 도금 방식, 전해 도금 방식, PVD 방식 또는 CVD 방식으로 금속 물질을 증착하는 단계와, 층간 절연막 상부의 금속 물질 및 금속 시드층을 제거하는 단계를 포함한다. The forming of the upper metal wiring may include forming a metal seed layer, depositing a metal material by an electroless plating method, an electrolytic plating method, a PVD method, or a CVD method, and the metal material and the metal seed on the interlayer insulating layer. Removing the layer.

이때, 금속 시드층은 PVD 방식 또는 CVD 방식에 의해 50Å 내지 1500Å의 두께로 형성할 수 있으며, 금속 시드층 또는 금속 물질이 구리로 이루어지는 것이 바람직하다.In this case, the metal seed layer may be formed with a thickness of 50 kPa to 1500 kPa by the PVD method or the CVD method, and the metal seed layer or the metal material is preferably made of copper.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In the drawings, the thickness or size of each layer is exaggerated for clarity and convenience of explanation. Like numbers refer to like elements on the drawings.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도들이다.1A through 1E are cross-sectional views of devices for describing a method for forming metal wires in a semiconductor device according to an embodiment of the present invention.

도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(101)이 제공된다. 예를 들면, 반도체 기판(101)에는 트랜지스터나 메모리 셀(도시되지 않음)이 형성될 수 있다. 이어서, 반도체 기판(101) 상에 하부 층간 절연막(102)을 형성한 후, 듀얼 다마신 공정으로 하부 층간 절연막(102)에 콘택홀(도시되지 않음)과 트렌치(102a)로 이루어진 듀얼 다마신 패턴을 형성하고, 듀얼 다마신 패턴을 전도성 물질로 매립하여 하부 금속 배선(103)을 형성한다. 이때, 하부 금속 배선(103)은 구리로 형성될 수 있다. 한편, 하부 금속 배선(103)의 금속 성분이 하부 층간 절연막(102)으로 확산되는 것을 방지하기 위하여 하부 금속 배선(103)과 하부 층간 절연막(102)에 장벽 금속층(도시되지 않음)을 형성할 수도 있다. Referring to FIG. 1A, a semiconductor substrate 101 having various elements for forming a semiconductor device is provided. For example, a transistor or a memory cell (not shown) may be formed in the semiconductor substrate 101. Subsequently, after the lower interlayer insulating film 102 is formed on the semiconductor substrate 101, a dual damascene pattern including contact holes (not shown) and trenches 102a is formed in the lower interlayer insulating film 102 by a dual damascene process. The lower metal wiring 103 is formed by filling the dual damascene pattern with a conductive material. In this case, the lower metal wire 103 may be formed of copper. Meanwhile, a barrier metal layer (not shown) may be formed on the lower metal interconnect 103 and the lower interlayer insulation layer 102 to prevent the metal component of the lower metal interconnect 103 from being diffused into the lower interlayer insulation layer 102. have.

이어서, 전체 상부에 절연 장벽층(Dielectric barrier layer; 104)과 상부 층간 절연막(105)을 형성한다. 이후, 듀얼 다마신 공정으로 상부 층간 절연막(105)에 콘택홀이나 트렌치와 같은 다마신 패턴(106)을 형성한다. 다마신 패턴(106)을 통해 하부 금속 배선(103)의 일부 영역이 노출된다. Subsequently, an insulating barrier layer 104 and an upper interlayer insulating layer 105 are formed on the whole. Thereafter, a damascene pattern 106 such as a contact hole or a trench is formed in the upper interlayer insulating layer 105 by a dual damascene process. A portion of the lower metal line 103 is exposed through the damascene pattern 106.

도 1b를 참조하면, 다마신 패턴(106)을 포함한 전체 상부에 제1 장벽 금속층(Barrier metal layer; 107)을 형성한다. 이때, 제1 장벽 금속층(107)은 미세하게 형성된 다마신 패턴(106)의 내벽과 저면의 증착 특성을 향상시키고 다마신 패턴(106)의 상부 모서리에 대한 스텝 커버리지(Step coverage) 특성을 향상시키기 위하여 ALD(Atomic Layer Deposition)법으로 형성하는 것이 바람직하다. 한편, 제1 장벽 금속층(107)은 Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, WC 또는 WCN으로 형성할 수 있으며, 10Å 내지 1000Å의 두께로 형성할 수 있다.Referring to FIG. 1B, a first barrier metal layer 107 is formed over the entirety including the damascene pattern 106. In this case, the first barrier metal layer 107 may improve the deposition characteristics of the inner wall and the bottom of the finely formed damascene pattern 106 and the step coverage characteristic of the upper edge of the damascene pattern 106. For this reason, it is preferable to form by ALD (Atomic Layer Deposition) method. Meanwhile, the first barrier metal layer 107 may be formed of Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, WC, or WCN, and may be formed to have a thickness of 10 kPa to 1000 kPa.

도 1c를 참조하면, 제1 장벽 금속층(107) 상부에 제2 장벽 금속층(108)을 형성한다. 이때, 제1 장벽 금속층(107)을 ALD법으로 형성하는 경우 후속 공정에서 증착되는 금속 시드층과의 접착 특성이 좋지 못하기 때문에, 이러한 접착 특성을 향상시키기 위하여 제2 장벽 금속층(107)을 형성한다. 따라서, 후속 공정에서 형성될 금속 시드층과의 접착 특성을 향상시키기 위해서는 제2 장벽 금속층(108)을 PVD법으로 형성하는 것이 바람직하며, Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, WC 또는 WCN으로 형성할 수 있다. Referring to FIG. 1C, a second barrier metal layer 108 is formed on the first barrier metal layer 107. In this case, when the first barrier metal layer 107 is formed by the ALD method, since the adhesion property with the metal seed layer deposited in a subsequent process is not good, the second barrier metal layer 107 is formed to improve such adhesion property. do. Therefore, in order to improve the adhesion property with the metal seed layer to be formed in the subsequent process, it is preferable to form the second barrier metal layer 108 by PVD method, and Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN , WC or WCN.

도 1d를 참조하면, 하부 금속 배선(103) 상에 형성되어 있는 제2 및 제1 장벽 금속층(108 및 107)을 제거한다. 제2 및 제1 장벽 금속층(108 및 107)은 제2 장벽 금속층(108)을 PVD법으로 형성한 후, 같은 모듈(Module) 내에서나 다른 스퍼터 크리닝 모듈(Sputter cleaning module)에서 반도체 기판(101)에 RF 바이어스를 인가하여 하부 금속 배선(103) 상에 형성되어 있는 제2 및 제1 장벽 금속층(108 및 107)을 리스퍼터링(Resputtering)시키는 방식으로 제거할 수 있다.Referring to FIG. 1D, the second and first barrier metal layers 108 and 107 formed on the lower metal wiring 103 are removed. The second and first barrier metal layers 108 and 107 form the second barrier metal layer 108 by the PVD method, and then the semiconductor substrate 101 in the same module or in another sputter cleaning module. An RF bias may be applied to the second and first barrier metal layers 108 and 107 formed on the lower metal wiring 103 to be removed by resputtering.

제2 장벽 금속층(108)을 형성한 모듈과 동일한 모듈(Module) 내에서 제2 및 제1 장벽 금속층(108 및 107)을 제거하는 경우에는, DC 파워와 반도체 기판(101)에 RF 바이어스를 인가하여 장벽 금속층(108 및 107)들을 리스퍼터링 시킨다. 이때, DC 파워는 1kW 내지 30kW로 인가하고, RF 바이어스(예를 들면, 주파수는 13.56MHz)는 50W 내지 1000W로 인가할 수 있다. 한편, 이렇게 동일한 모듈에서 장벽 금속층들(108 및 107)을 제거하는 경우에는, 제2 장벽 금속층(108)을 형성한 후 인-시투(In-Situ)로 장벽 금속층들(108 및 107)을 제거한다. When removing the second and first barrier metal layers 108 and 107 in the same module as the module in which the second barrier metal layer 108 is formed, RF bias is applied to the DC power and the semiconductor substrate 101. The barrier metal layers 108 and 107 are then resputtered. In this case, DC power may be applied at 1 kW to 30 kW, and RF bias (eg, frequency is 13.56 MHz) may be applied at 50 W to 1000 W. On the other hand, when the barrier metal layers 108 and 107 are removed in the same module, the barrier metal layers 108 and 107 are removed in-situ after forming the second barrier metal layer 108. do.

제2 및 제1 장벽 금속층(108 및 107)을 스퍼터 크리닝 모듈에서 제거하는 경우에는, 저주파 RF 파워(Low Frequency RF Power)로 플라즈마를 발생시킨 후, 고주파의 RF 파워(High Frequency RF Power)로 반도체 기판(101)에 바이어스를 인가하는 방식으로 제2 및 제1 장벽 금속층(108 및 107)을 제거할 수 있다.When the second and first barrier metal layers 108 and 107 are removed from the sputter cleaning module, plasma is generated at a low frequency RF power, and then the semiconductor is generated at a high frequency RF power. The second and first barrier metal layers 108 and 107 may be removed by applying a bias to the substrate 101.

이로써, 하부 금속 배선(103)의 상부 표면이 다마신 패턴(106)을 통해 다시 노출된다. As a result, the upper surface of the lower metal wiring 103 is exposed again through the damascene pattern 106.

도 1e를 참조하면, 다마신 패턴(도 1d의 106)을 전도성 물질로 매립하여 상부 금속 배선(109)을 형성한다. Referring to FIG. 1E, the damascene pattern 106 of FIG. 1D may be filled with a conductive material to form the upper metal wiring 109.

상부 금속 배선(109)은 금속 시드층(도시되지 않음)을 먼저 형성한 후, 무전해 도금 방식, 전해 도금 방식, PVD 방식 또는 CVD 방식으로 금속 물질을 증착한 다음 열처리를 실시하여 형성할 수 있다. 금속 시드층이나 금속 물질은 구리를 사용하여 형성하는 것이 바람직하다. 이때, 금속 시드층은 PVD 방식 또는 CVD 방식으로 형성할 수 있으며, 50Å 내지 1500Å의 두께로 형성할 수 있다. 또한, 금속 시드층은 다마신 패턴(도 1d의 106)의 측벽 및 내부에만 형성될 수 있으며, 전체 상부에 형성될 수도 있다. The upper metal wiring 109 may be formed by first forming a metal seed layer (not shown), and then depositing a metal material by an electroless plating method, an electroplating method, a PVD method, or a CVD method, and then performing a heat treatment. . The metal seed layer or the metal material is preferably formed using copper. In this case, the metal seed layer may be formed by a PVD method or a CVD method, and may be formed to a thickness of 50 kPa to 1500 kPa. In addition, the metal seed layer may be formed only on the sidewalls and inside of the damascene pattern 106 (in FIG. 1D), or may be formed on the entire upper portion.

상기의 방식으로 다마신 패턴(도 1d의 106)을 금속 물질로 매립한 후에는, 상부 층간 절연막(105) 상에 증착된 금속 물질과 금속 시드층을 제거한다. 금속 물질과 금속 시드층은 화학적 기계적 연마 공정으로 제거할 수 있다. 이렇게 화학적 기계적 연마 공정을 실시하는 과정에서, 상부 층간 절연막(105) 상에 형성된 제2 및 제1 장벽 금속층(108 및 107)도 함께 제거할 수 있다.After the damascene pattern 106 of FIG. 1D is buried in the above manner with a metal material, the metal material and the metal seed layer deposited on the upper interlayer insulating layer 105 are removed. The metal material and the metal seed layer can be removed by a chemical mechanical polishing process. In the process of performing the chemical mechanical polishing process, the second and first barrier metal layers 108 and 107 formed on the upper interlayer insulating layer 105 may also be removed.

상기의 방법을 통해 하부 금속 배선(103)과 상부 금속 배선(109)이 직접 접촉하는 금속 배선이 형성된다. Through the above method, a metal wiring in which the lower metal wiring 103 and the upper metal wiring 109 are in direct contact with each other is formed.

상술한 바와 같이, 본 발명은 하부 금속 배선과 상부 금속 배선 사이의 장벽 금속층을 제거하고 하부 금속 배선과 상부 금속 배선을 직접 접촉시킴으로써, 장벽 금속층에 의해 접촉 저항이 증가하는 것을 방지하고 장벽 금속층이 잔류하는 영역에서는 우수한 접착(Adhesion) 특성을 그대로 유지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.As described above, the present invention eliminates the barrier metal layer between the lower metal wiring and the upper metal wiring and directly contacts the lower metal wiring and the upper metal wiring, thereby preventing the contact resistance from increasing by the barrier metal layer and leaving the barrier metal layer remaining. In this area, it is possible to maintain excellent adhesion properties and improve process reliability and device electrical properties.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도들이다.1A through 1E are cross-sectional views of devices for describing a method for forming metal wires in a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

101 : 반도체 기판 102 : 하부 층간 절연막101 semiconductor substrate 102 lower interlayer insulating film

103 : 하부 금속 배선 103a ; 트렌치103: lower metal wiring 103a; Trench

104 : 절연 장벽층 105 : 상부 층간 절연막104: insulating barrier layer 105: upper interlayer insulating film

106 : 다마신 패턴 107 : 제1 장벽 금속층106: damascene pattern 107: first barrier metal layer

108 : 제2 장벽 금속층 109 : 상부 금속 배선108: second barrier metal layer 109: upper metal wiring

Claims (12)

하부 금속 배선이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a lower metal wiring formed thereon; 전체 상부에 층간 절연막을 형성한 후, 상기 하부 금속 배선이 노출되도록 듀얼 다마신 패턴을 형성하는 단계;Forming a dual damascene pattern to expose the lower metal wires after forming an interlayer insulating film over the entirety; 상기 듀얼 다마신 패턴을 포함한 전체 상부에 ALD법으로 제1 장벽 금속층을 형성하는 단계;Forming a first barrier metal layer on the whole including the dual damascene pattern by ALD; 상기 제1 장벽 금속층 상부에 PVD법으로 제2 장벽 금속층을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.;Forming a second barrier metal layer on the first barrier metal layer by PVD; 상기 하부 금속 배선 상의 상기 제1 및 제2 장벽 금속층을 제거하는 단계; 및 Removing the first and second barrier metal layers on the lower metal wires; And 상기 듀얼 다마신 패턴을 전도성 물질로 매립하여 상부 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.Filling the dual damascene pattern with a conductive material to form an upper metal wiring. 삭제delete 제 1 항에 있어서, The method of claim 1, 상기 장벽 금속층은 Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, WC 또는 WCN으로 형성되는 반도체 소자의 금속 배선 형성 방법.The barrier metal layer is formed of Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, WC or WCN. 제 1 항에 있어서,The method of claim 1, 상기 하부 금속 배선 상부의 상기 장벽 금속층은 리스퍼터링 방식으로 제거되는 반도체 소자의 금속 배선 형성 방법.And the barrier metal layer above the lower metal wiring is removed by a resputtering method. 제 4 항에 있어서,The method of claim 4, wherein 상기 리스퍼터링 방식은 상기 장벽 금속층이 상기 장벽 금속층이 형성된 모듈에서 인-시투 방식으로 제거되는 반도체 소자의 금속 배선 형성 방법.The method of forming a metal wiring of a semiconductor device in which the resputtering method removes the barrier metal layer in-situ from a module in which the barrier metal layer is formed. 제 5 항에 있어서,The method of claim 5, 상기 리스퍼터링 방식은 DC 파워와 상기 반도체 기판에 RF 바이어스를 인가하는 방식으로 실시되는 반도체 소자의 금속 배선 형성 방법.The resputtering method is a metal wiring forming method of a semiconductor device is performed by applying a DC power and RF bias to the semiconductor substrate. 제 6 항에 있어서,The method of claim 6, 상기 DC 파워로 1kW 내지 30kW를 인가하고, 상기 RF 바이어스로 50W 내지 1000W를 인가하는 반도체 소자의 금속 배선 형성 방법.1 kW to 30 kW applied to the DC power, and 50 W to 1000 W applied to the RF bias. 제 4 항에 있어서,The method of claim 4, wherein 상기 리스퍼터링 방식은 스퍼터 크리닝 모듈에서 실시되는 반도체 소자의 금속 배선 형성 방법.The resputtering method is a metal wiring forming method of a semiconductor device performed in the sputter cleaning module. 제 8 항에 있어서,The method of claim 8, 상기 리스퍼터링 방식은 저주파 RF 파워로 플라즈마를 발생시키고, 고주파의 RF 파워로 상기 반도체 기판에 바이어스를 인가하는 방식으로 실시되는 반도체 소자의 금속 배선 형성 방법.The method of forming a metal wire of a semiconductor device is performed by generating a plasma with low frequency RF power and applying a bias to the semiconductor substrate with high frequency RF power. 제 1 항에 있어서, 상기 상부 금속 배선을 형성하는 단계는, The method of claim 1, wherein the forming of the upper metal wires comprises: 금속 시드층을 형성하는 단계;Forming a metal seed layer; 무전해 도금 방식, 전해 도금 방식, PVD 방식 또는 CVD 방식으로 금속 물질을 증착하는 단계;Depositing a metal material by an electroless plating method, an electrolytic plating method, a PVD method, or a CVD method; 상기 층간 절연막 상부의 상기 금속 물질 및 상기 금속 시드층을 제거하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.And removing the metal material and the metal seed layer on the interlayer insulating layer. 제 10 항에 있어서,The method of claim 10, 상기 금속 시드층은 PVD 방식 또는 CVD 방식에 의해 50Å 내지 1500Å의 두께로 형성되는 반도체 소자의 금속 배선 형성 방법.The metal seed layer is a metal wiring forming method of a semiconductor device is formed in a thickness of 50 ~ 1500Å by PVD method or CVD method. 제 10 항에 있어서,The method of claim 10, 상기 금속 시드층 또는 상기 금속 물질이 구리로 이루어진 반도체 소자의 금속 배선 형성 방법.And the metal seed layer or the metal material is copper.
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