KR101373338B1 - Method of manufacturing a semiconductor device - Google Patents

Method of manufacturing a semiconductor device Download PDF

Info

Publication number
KR101373338B1
KR101373338B1 KR1020030065780A KR20030065780A KR101373338B1 KR 101373338 B1 KR101373338 B1 KR 101373338B1 KR 1020030065780 A KR1020030065780 A KR 1020030065780A KR 20030065780 A KR20030065780 A KR 20030065780A KR 101373338 B1 KR101373338 B1 KR 101373338B1
Authority
KR
South Korea
Prior art keywords
metal layer
barrier metal
layer
metal
forming
Prior art date
Application number
KR1020030065780A
Other languages
Korean (ko)
Other versions
KR20050029487A (en
Inventor
민우식
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020030065780A priority Critical patent/KR101373338B1/en
Publication of KR20050029487A publication Critical patent/KR20050029487A/en
Application granted granted Critical
Publication of KR101373338B1 publication Critical patent/KR101373338B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 장벽 금속층을 형성한 후, 장벽 금속층을 형성하기 위하여 가열된 반도체 기판의 온도를 낮춘 다음 금속 배선을 형성하기 위한 금속 물질을 증착함으로써, 장벽 금속층과 금속 물질의 접착(Adhesion) 특성 및 EM(Electro migration) 특성을 향상시키고 금속 물질 증착 시 보이드가 발생되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, wherein after forming a barrier metal layer, the barrier metal layer and the metal are deposited by lowering the temperature of the heated semiconductor substrate to form the barrier metal layer and then depositing a metal material for forming the metal wiring. By improving the adhesion and EM characteristics of the material and preventing voids from being deposited on the metal material, the reliability of the process and the electrical properties of the device can be improved.

장벽 금속층, 접착 특성, EM 특성, 냉각 모듈, 보이드Barrier Metal Layer, Adhesive Properties, EM Properties, Cooling Modules, Voids

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device} Method of manufacturing a semiconductor device             

도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
1A to 1E are cross-sectional views of devices for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

101 : 반도체 기판 102 : 하부 층간 절연막101 semiconductor substrate 102 lower interlayer insulating film

102a ; 트렌치 103 : 하부 금속 배선102a; Trench 103: Bottom Metal Wiring

104 : 절연 장벽층 105 : 상부 층간 절연막104: insulating barrier layer 105: upper interlayer insulating film

106 : 다마신 패턴 107 : 제1 장벽 금속층106: damascene pattern 107: first barrier metal layer

108 : 제2 장벽 금속층 109 : 금속 시드층108: second barrier metal layer 109: metal seed layer

110 : 상부 금속 배선
110: upper metal wiring

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 장벽 금속층과 금 속 배선간의 접착(Adhesion) 특성을 향상시키고 금속 물질의 응집(Agglomeration) 발생을 억제하여 보이드 발생없이 금속 배선을 형성할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, a semiconductor capable of forming metal wirings without voids by improving adhesion characteristics between barrier metal layers and metal wirings and suppressing agglomeration of metal materials. A method for manufacturing a device.

일반적으로, 금속 배선은 층간 절연막에 듀얼 다마신 공정으로 트렌치와 콘택홀(또는 비아홀)로 이루어진 듀얼 다마신 패턴을 형성한 후, 듀얼 다마신 패턴을 금속 물질로 매립하는 방식으로 형성된다. 이때, 금속 배선과 층간 절연막의 사이에는 금속 배선의 금속 성분이 층간 절연막으로 확산되는 것을 방지하기 위하여 장벽 금속층이 형성된다. In general, the metal wiring is formed by forming a dual damascene pattern including trenches and contact holes (or via holes) in the interlayer insulating layer, and then filling the dual damascene pattern with a metal material. At this time, a barrier metal layer is formed between the metal wiring and the interlayer insulating film to prevent diffusion of the metal component of the metal wiring into the interlayer insulating film.

금속 배선의 물질에 따라 층간 절연막으로 확산 되는 정도가 달라지는데, Al의 경우에는 절연막으로 사용되는 SiO2로의 확산이 전혀 발생되지 않는 것으로 알려져 있다. 따라서, Al 금속 배선의 경우에는 장벽 금속층을 매우 얇게 형성할 수 있기 때문에, 장벽 금속층이 전기적 특성에 큰 영향을 주지 않는다. The degree of diffusion into the interlayer insulating film varies depending on the material of the metal wiring. In the case of Al, diffusion to SiO 2 used as the insulating film does not occur at all. Therefore, in the case of Al metal wiring, since the barrier metal layer can be formed very thin, the barrier metal layer does not significantly affect the electrical characteristics.

이에 반하여, Cu는 절연막으로 사용되는 SiO2로 쉽게 확산되며, 절연막을 통과해 소자(Device)로 확산된 구리는 Si 내에 딥 레벨(Deep level)로 존재하게 된다. 즉, Cu는 Si 내에서 딥 레벨 도판트(Deep level dopant)로 작용하여 Si의 금지대(Fobidden band) 내에 여러 개의 억셉터(Acceptor)와 도너(Donor) 레벨을 형성시킨다. 이들 딥 레벨은 제네레이션-리컴비네이션(Generation-Recombination)의 소오스로 작용하여 누설 전류를 유발시키고, 심한 경우 소자의 불량이 발생된다. In contrast, Cu is easily diffused into SiO 2 used as an insulating film, and copper diffused through the insulating film to the device is present at a deep level in Si. In other words, Cu acts as a deep level dopant in Si to form a plurality of acceptors and donor levels in the Si band. These dip levels act as a source of generation-recombination, causing leakage currents and, in severe cases, device failure.

따라서, 구리와 같이 확산이 쉽게 발생되는 금속 물질로 금속 배선을 형성하려면, 이종 금속과 접촉하는 하부는 물론이고, 측벽의 절연물질에 대한 장벽 금속이 필요하다. Therefore, in order to form a metal wiring with a metal material which is easily diffused, such as copper, a barrier metal for the insulating material of the sidewalls as well as a lower portion in contact with the dissimilar metal is required.

구리를 이용한 금속 배선 공정은 전기적인 특성에 의하여 소자의 집적도가 높아짐에 따라 반드시 필요한 공정이다. 이때, 집적도가 높아져 트렌치나 콘택홀의 종횡비가 높아짐에 따라, 장벽 금속층의 증착 특성이 열악해져 스텝 커버리지(Step coverage) 특성이 저하되는 문제점이 발생된다. The metal wiring process using copper is a necessary process as the degree of integration of devices increases due to electrical characteristics. At this time, as the degree of integration increases and the aspect ratio of the trench and the contact hole increases, the deposition property of the barrier metal layer becomes poor, resulting in a problem of deteriorating the step coverage property.

현재, HCM TaNx, SIP TaNx 등과 개량된 PVD(Advanced PVD) 방식을 적용하여 90nm 공정까지는 장벽 금속층을 형성하는데 별 무리가 없을 것으로 판단하고 있다. 하지만, 향후 90nm 이하의 공정에서는 패턴 사이즈의 감소와 더불어, 저유전 절연물질들의 내부에 포함되어 있는 미세한 기공(Pore)들에 의해, PVD 방식의 장벽 금속층을 적용하는 것이 더 이상 불가능하게 될 것이다. Currently, it is judged that there is no problem in forming a barrier metal layer until the 90nm process by applying an advanced PVD (Advanced PVD) method such as HCM TaNx, SIP TaNx, and the like. However, in the process below 90nm, it is no longer possible to apply the PVD barrier metal layer due to the reduction of the pattern size and the fine pores included in the low dielectric insulating materials.

이를 극복할 수 있는 유일한 방법이 ALD(atomic Layer Deposition) 방식을 적용하여 장벽 금속층을 형성하는 것이다. ALD 방식은 CVD 방식에 비하여 낮은 온도에서 진행되지만, 대략 200℃ 이상에서 공정이 진행된다. 따라서, ALD 방식으로 장벽 금속층을 형성한 후 연속 공정으로 장벽 금속층 상에 금속 배선을 형성하면, 금속의 응집(Agglomeration) 현상이 발생되는 것을 피할 수 없게 된다. 이로 인하여, 트렌치나 비아홀과 같은 듀얼 다마신 패턴을 금속 물질로 매립하는 과정에서 보이드가 발생될 수 있다. 또한, 수많은 열공정에서 보이드가 생성될 수 있어, EM(Electro Migration) 특성이 열화되는 문제점이 발생될 수 있다.
The only way to overcome this is to apply the ALD (atomic layer deposition) method to form a barrier metal layer. The ALD method proceeds at a lower temperature than the CVD method, but the process proceeds at about 200 ° C. or more. Therefore, when the metal wire is formed on the barrier metal layer in a continuous process after the barrier metal layer is formed by the ALD method, agglomeration of the metal cannot be avoided. As a result, voids may be generated in the process of filling a dual damascene pattern such as a trench or via hole with a metal material. In addition, voids may be generated in a number of thermal processes, thereby causing a problem in that EM (Electro Migration) characteristics are degraded.

이에 대하여, 본 발명이 제시하는 반도체 소자의 제조 방법은 장벽 금속층을 형성한 후, 장벽 금속층을 형성하기 위하여 가열된 반도체 기판의 온도를 낮춘 다음 금속 배선을 형성하기 위한 금속 물질을 증착함으로써, 장벽 금속층과 금속 물질의 접착(Adhesion) 특성 및 EM(Electro migration) 특성을 향상시키고 금속 물질 증착 시 보이드가 발생되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
On the other hand, in the method of manufacturing a semiconductor device according to the present invention, after forming the barrier metal layer, the barrier metal layer is formed by lowering the temperature of the heated semiconductor substrate to form the barrier metal layer and then depositing a metal material for forming the metal wiring. It is possible to improve the process characteristics and the device electrical properties by improving the adhesion properties and the electromigration (EM) properties of the metal material and preventing voids during metal material deposition.

본 발명의 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 층간 절연막이 형성되고, 상기 층간 절연막에는 듀얼 다마신 패턴이 형성되는 단계, 상기 반도체 기판의 전체 상부에 단원자 증착법을 이용하여 제1 장벽 금속층을 형성하는 단계, 상기 제1 장벽 금속층이 형성된 기판을 냉각시키는 단계 및 상기 제1 장벽 금속층 상에 금속 시드층을 형성하는 단계, 상기 다마신 패턴을 금속 물질로 매립하여 금속 배선을 형성하는 단계 및 상기 기판을 냉각 모듈에서 냉각시키는 경우, PVD 스퍼터 모듈을 사용하여 상기 제1 장벽 금속층 상에 제2 장벽 금속층을 추가로 형성하는 단계를 포함한다.
상기 제1 장벽 금속층은 Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN 또는 WC 으로 이루어지는 그룹에서 선택된 어느 하나로 형성된다.
상기 반도체 기판의 냉각 온도는 0℃ 내지 -70℃이고, 상기 기판의 냉각 시간은 10초 내지 300초이다.
상기 제2 장벽 금속층은 상기 제1 장벽 금속층과 동일한 물질로 형성된다.
상기 금속 시드층을 형성하는 단계 후, 무전해 도금 방식, 전해 도금 방식, PVD 방식 또는 CVD 방식으로 금속 물질을 증착하는 단계 및 상기 층간 절연막 상부의 상기 금속 물질과 상기 금속 시드층을 제거하는 단계를 추가로 포함한다.
상기 금속 시드층은 구리로 형성한다.In the method of manufacturing a semiconductor device according to an embodiment of the present invention, an interlayer insulating film is formed on a semiconductor substrate, and a dual damascene pattern is formed on the interlayer insulating film. Forming a barrier metal layer; cooling the substrate on which the first barrier metal layer is formed; and forming a metal seed layer on the first barrier metal layer; embedding the damascene pattern with a metal material to form a metal wiring; And when the substrate is cooled in a cooling module, further forming a second barrier metal layer on the first barrier metal layer using a PVD sputter module.
The first barrier metal layer is formed of any one selected from the group consisting of Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN or WC.
The cooling temperature of the semiconductor substrate is 0 ° C to -70 ° C, and the cooling time of the substrate is 10 seconds to 300 seconds.
The second barrier metal layer is formed of the same material as the first barrier metal layer.
After forming the metal seed layer, depositing a metal material by an electroless plating method, an electrolytic plating method, a PVD method, or a CVD method, and removing the metal material and the metal seed layer on the interlayer insulating layer. Additionally included.
The metal seed layer is formed of copper.

삭제delete

삭제delete

삭제delete

삭제delete

삭제delete

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are intended to provide further explanation of the invention as claimed.

한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부 호는 동일한 요소를 지칭한다.On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In the drawings, the thickness or size of each layer is exaggerated for clarity and convenience of explanation. Like numbers refer to like elements in the drawings.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.1A to 1E are cross-sectional views of devices for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(101)이 제공된다. 예를 들면, 반도체 기판(101)에는 트랜지스터나 메모리 셀(도시되지 않음)이 형성될 수 있다. 이어서, 반도체 기판(101) 상에 하부 층간 절연막(102)을 형성한 후, 듀얼 다마신 공정으로 하부 층간 절연막(102)에 콘택홀(도시되지 않음)과 트렌치(102a)로 이루어진 듀얼 다마신 패턴을 형성하고, 듀얼 다마신 패턴을 전도성 물질로 매립하여 하부 금속 배선(103)을 형성한다. 이때, 하부 금속 배선(103)은 구리로 형성될 수 있다. 한편, 하부 금속 배선(103)의 금속 성분이 하부 층간 절연막(102)으로 확산되는 것을 방지하기 위하여 하부 금속 배선(103)과 하부 층간 절연막(102)에 장벽 금속층(도시되지 않음)을 형성할 수도 있다. Referring to FIG. 1A, a semiconductor substrate 101 having various elements for forming a semiconductor device is provided. For example, a transistor or a memory cell (not shown) may be formed in the semiconductor substrate 101. Subsequently, after the lower interlayer insulating film 102 is formed on the semiconductor substrate 101, a dual damascene pattern including contact holes (not shown) and trenches 102a is formed in the lower interlayer insulating film 102 by a dual damascene process. The lower metal wiring 103 is formed by filling the dual damascene pattern with a conductive material. In this case, the lower metal wire 103 may be formed of copper. Meanwhile, a barrier metal layer (not shown) may be formed on the lower metal interconnect 103 and the lower interlayer insulation layer 102 to prevent the metal component of the lower metal interconnect 103 from being diffused into the lower interlayer insulation layer 102. have.

이어서, 전체 상부에 절연 장벽층(Dielectric barrier layer; 104)과 상부 층간 절연막(105)을 형성한다. 이후, 듀얼 다마신 공정으로 상부 층간 절연막(105)에 콘택홀이나 트렌치와 같은 다마신 패턴(106)을 형성한다. 다마신 패턴(106)을 통해 하부 금속 배선(103)의 일부 영역이 노출된다. Subsequently, an insulating barrier layer 104 and an upper interlayer insulating layer 105 are formed on the whole. Thereafter, a damascene pattern 106 such as a contact hole or a trench is formed in the upper interlayer insulating layer 105 by a dual damascene process. A portion of the lower metal line 103 is exposed through the damascene pattern 106.

도 1b를 참조하면, 다마신 패턴(106)을 포함한 전체 상부에 제1장벽 금속층(Barrier metal layer; 107)을 형성한다. 이때, 폭이 좁아 종횡비(Aspect ratio)가 높은 다마신 패턴(106)의 상부 모서리에서 제1 장벽 금속층(107)의 스텝 커버리지 특성을 향상시키기 위하여, 단원자 증착법(Atomic Layer Deposition; ALD)법으로 장벽 금속층(107)을 형성하는 것이 바람직하다. Referring to FIG. 1B, a first barrier metal layer 107 is formed over the entire surface including the damascene pattern 106. In this case, in order to improve the step coverage characteristics of the first barrier metal layer 107 at the upper edge of the damascene pattern 106 having a narrow aspect ratio and having a high aspect ratio, the Atomic Layer Deposition (ALD) method is used. It is desirable to form the barrier metal layer 107.

단원자 증착법으로 제1 장벽 금속층(107)을 형성하는 공정 단계는 소오스 전구체를 증착 챔버 내부로 공급하여 반도체 기판(101) 상에 소오스를 흡착시키는 제1 단계, 반도체 기판(101)으로 흡착되지 않은 소오스 가스와 기타 불순물을 제거하여 챔버 내부를 정화하기 위한 제2 단계, 반응 가스를 증착 챔버 내부로 공급하여 반도체 기판(101) 상에 흡착된 소오스와의 반응을 통해 단원자층으로 이루어진 제1 천이 금속층을 형성하는 제3 단계(C), 및 소오스와 반응하지 않은 반응 가스와 반응 부산물을 제거하여 챔버 내부를 정화하기 위한 제4 단계(D)를 포함하며, 제 1 내지 제 4 단계가 1 싸이클(Cycle)로 이루어진다. 이러한 1 싸이클을 반복 실시하여 목표 두께의 제1 천이 금속층(107)을 형성한다. 이때, 반복 실시 횟수는 1 싸이클을 통해 증착되는 제1 천이 금속층의 두께와 목표 두께의 관계에 따라 설정되며, 제1 장벽 금속층(107)이 5Å 내지 100Å의 두께로 형성되도록 반복 실시 횟수를 조절하는 것이 바람직하다. 한편, 소오스가 포함된 전구체, 반응 가스, 및 정화 가스는 각각 서로 다른 공급 라인을 통해 증착 챔버로 공급되는 것이 바람직하다.The process of forming the first barrier metal layer 107 by the monoatomic deposition method is a first step of supplying a source precursor into the deposition chamber to adsorb the source onto the semiconductor substrate 101, which is not adsorbed onto the semiconductor substrate 101. A second step for purifying the inside of the chamber by removing the source gas and other impurities, and the first transition metal layer formed of a monoatomic layer through reaction with a source adsorbed on the semiconductor substrate 101 by supplying a reaction gas into the deposition chamber. And a fourth step (D) for purifying the inside of the chamber by removing the reaction gas and the reaction by-products which have not reacted with the source, and the first to fourth steps include one cycle ( Cycle). This one cycle is repeated to form the first transition metal layer 107 having a target thickness. In this case, the number of repetitions is set according to the relationship between the thickness of the first transition metal layer and the target thickness deposited through one cycle, and the number of repetitions is repeated so that the first barrier metal layer 107 is formed to a thickness of 5 kPa to 100 kPa. It is preferable. Meanwhile, the precursor, the reactant gas, and the purge gas containing the source are preferably supplied to the deposition chamber through different supply lines.

상기의 방법을 통해, Ta, TaN, TaC, WN, TiN, TiNSi, TiW, WBN 또는 WC로 제1 장벽 금속층(107)을 형성할 수 있다. Through the above method, the first barrier metal layer 107 may be formed of Ta, TaN, TaC, WN, TiN, TiNSi, TiW, WBN, or WC.

도 1c를 참조하면, 제1 장벽 금속층(107)은 약 200℃ 이상의 고온에서 형성되기 때문에, 후속 공정에서 증착될 금속 물질의 응집 현상을 억제하기 위하여, 제1 장벽 금속층(107)을 형성하는 과정에서 가열된 반도체 기판(101)을 냉각시킨다. 이때, 냉각 온도를 적어도 상온보다 낮게 설정하며, 후속 공정에서 금속 배선 을 형성하기 위한 증착 공정의 온도까지 반도체 기판(101)을 냉각시키는 것이 바람직하다. 예를 들면, 후속 공정에서 구리 시드층을 형성할 경우, 반도체 기판(101)의 냉각 온도를 0℃ 내지 -70℃로 설정을 형성할 수 있다. Referring to FIG. 1C, since the first barrier metal layer 107 is formed at a high temperature of about 200 ° C. or more, a process of forming the first barrier metal layer 107 in order to suppress aggregation of metal materials to be deposited in a subsequent process. The heated semiconductor substrate 101 is cooled. At this time, it is preferable to set the cooling temperature at least lower than room temperature, and to cool the semiconductor substrate 101 to the temperature of the deposition process for forming the metal wiring in a subsequent process. For example, when the copper seed layer is formed in a subsequent process, the cooling temperature of the semiconductor substrate 101 may be set to 0 ° C to -70 ° C.

한편, 반도체 기판(101)을 냉각시키는 방법으로, 제1 장벽 금속층(107)을 형성한 후 반도체 기판(101)을 냉각 모듈(Cool module)에 장착하여 일정 시간동안 반도체 기판(101)을 냉각시키는 방법과, 반도체 기판(101)을 저온에서의 증착이 가능한 금속 증착 장비에 장착한 후 금속을 증착하기 전에 일정 시간동안 반도체 기판(101)의 온도를 낮추기 위한 냉각 시간을 갖는 방법이 있다. Meanwhile, as a method of cooling the semiconductor substrate 101, after forming the first barrier metal layer 107, the semiconductor substrate 101 is mounted on a cooling module to cool the semiconductor substrate 101 for a predetermined time. There is a method, and a method having a cooling time for lowering the temperature of the semiconductor substrate 101 for a predetermined time after mounting the semiconductor substrate 101 in a metal deposition equipment capable of low-temperature deposition, before depositing the metal.

냉각 모듈에서 반도체 기판(101)을 냉각시키는 경우에는, 냉각 시간을 10초 내지 300초로 설정할 수 있다. 또한, 냉각 모듈에서 반도체 기판(101)을 냉각시키는 경우에는, PVD 스퍼터 모듈(PVD sputter module)을 사용하여 PVD 방식으로 제1 장벽 금속층(107) 상에 제2 장벽 금속층(108)을 추가로 형성할 수도 있다. 이때 형성되는 제2 장벽 금속층(108)은 제1 장벽 금속층(107)과 동일한 물질로 형성하는 것이 바람직하며, 10Å 내지 300Å의 두께로 형성할 수 있다. When cooling the semiconductor substrate 101 in the cooling module, the cooling time may be set to 10 seconds to 300 seconds. In addition, when the semiconductor substrate 101 is cooled in the cooling module, a second barrier metal layer 108 is further formed on the first barrier metal layer 107 in a PVD manner using a PVD sputter module. You may. In this case, the second barrier metal layer 108 is preferably formed of the same material as the first barrier metal layer 107, and may be formed to have a thickness of 10 μs to 300 μs.

반도체 기판(101)을 금속 증착 장비에 냉각시키는 경우에는, 저온에서의 증착이 가능한 금속 증착 장비에서 금속을 증착하기 전에 일정 시간 동안 반도체 기판(101)을 냉각시키며, 10초 내지 300초 동안 금속 증착 공정 온도까지 반도체 기판(101)을 냉각시키는 것이 바람직하다. 예를 들면, 구리 증착 장비가 저온에서 증착이 가능하며 증착 온도는 0℃ 내지 -70℃이므로, 구리 증착 장비에서는 반도체 기판(101)을 0℃ 내지 -70℃도 까지 냉각시킬 수 있다. When the semiconductor substrate 101 is cooled in the metal deposition apparatus, the semiconductor substrate 101 is cooled for a predetermined time and the metal deposition is performed for 10 to 300 seconds before depositing the metal in the metal deposition apparatus capable of low temperature deposition. It is preferable to cool the semiconductor substrate 101 to the process temperature. For example, since the copper deposition apparatus may be deposited at a low temperature and the deposition temperature is 0 ° C to -70 ° C, the copper deposition apparatus may cool the semiconductor substrate 101 to 0 ° C to -70 ° C.

한편, 이 경우에는, 제2 장벽 금속층을 형성하지 않는다. In this case, on the other hand, the second barrier metal layer is not formed.

도 1d를 참조하면, 다마신 패턴(106)을 포함한 반도체 기판(101) 상에 금속 시드층(109)을 형성한다. 금속 시드층(109)은 구리를 사용하여 형성하는 것이 바람직하다. 이때, 금속 시드층(109)은 0℃ 내지 -70℃의 온도에서 50Å 내지 2000Å의 두께로 형성될 수 있다. 한편, 금속 시드층(109)은 다마신 패턴(106)의 측벽 및 내부에만 형성될 수 있으며, 전체 상부에 형성될 수도 있다. Referring to FIG. 1D, the metal seed layer 109 is formed on the semiconductor substrate 101 including the damascene pattern 106. The metal seed layer 109 is preferably formed using copper. In this case, the metal seed layer 109 may be formed to a thickness of 50 kPa to 2000 kPa at a temperature of 0 ℃ to -70 ℃. Meanwhile, the metal seed layer 109 may be formed only on the sidewalls and the inside of the damascene pattern 106, or may be formed on the entire upper portion.

도 1e를 참조하면, 다마신 패턴(106)을 금속 물질로 매립하여 상부 금속 배선(110)을 형성한다. 상부 금속 배선(110)은 금속 시드층(109)을 이용하여 무전해 도금 방식, 전해 도금 방식, PVD 방식 또는 CVD 방식으로 금속 물질을 증착한 후, 상부 층간 절연막(105) 상에 증착된 금속 물질과 금속 시드층을 제거하는 방식으로 형성할 수 있다. 상부 층간 절연막(105) 상의 금속 물질과 금속 시드층은 화학적 기계적 연마 공정으로 제거할 수 있다.
Referring to FIG. 1E, the damascene pattern 106 is embedded with a metal material to form the upper metal wiring 110. The upper metal interconnection 110 is a metal material deposited on the upper interlayer insulating layer 105 after depositing a metal material by an electroless plating method, an electrolytic plating method, a PVD method, or a CVD method using the metal seed layer 109. And the metal seed layer. The metal material and the metal seed layer on the upper interlayer insulating layer 105 may be removed by a chemical mechanical polishing process.

상술한 바와 같이, 본 발명은 장벽 금속층을 형성한 후, 장벽 금속층을 형성하기 위하여 가열된 반도체 기판의 온도를 낮춘 다음 금속 배선을 형성하기 위한 금속 물질을 증착함으로써, 장벽 금속층과 금속 물질의 접착(Adhesion) 특성 및 EM(Electro migration) 특성을 향상시키고 금속 물질 증착 시 보이드가 발생되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다. As described above, the present invention, after forming the barrier metal layer, by lowering the temperature of the heated semiconductor substrate to form the barrier metal layer and then depositing a metal material for forming the metal wiring, the adhesion of the barrier metal layer and the metal material ( It can improve process reliability and device electrical characteristics by improving adhesion (EM) and EM (electro migration) properties and preventing voids from being deposited on metal materials.

Claims (10)

반도체 기판 상에 층간 절연막이 형성되고, 상기 층간 절연막에는 듀얼 다마신 패턴이 형성되는 단계;Forming an interlayer insulating film on the semiconductor substrate, and forming a dual damascene pattern in the interlayer insulating film; 상기 반도체 기판의 전체 상부에 단원자 증착법을 이용하여 제1 장벽 금속층을 형성하는 단계;Forming a first barrier metal layer on the entire upper surface of the semiconductor substrate using monoatomic deposition; 상기 제1 장벽 금속층이 형성된 기판을 냉각시키는 단계; Cooling the substrate on which the first barrier metal layer is formed; 상기 제1 장벽 금속층 상에 금속 시드층을 형성하는 단계; 및Forming a metal seed layer on the first barrier metal layer; And 상기 다마신 패턴을 금속 물질로 매립하여 금속 배선을 형성하는 단계를 포함하며,Embedding the damascene pattern with a metal material to form a metal wiring; 상기 기판을 냉각 모듈에서 냉각시키는 경우, 제1장벽금속층의 형성후 PVD 스퍼터 모듈을 사용하여 상기 제1 장벽 금속층 상에 제2 장벽 금속층을 추가로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.When the substrate is cooled in a cooling module, further comprising forming a second barrier metal layer on the first barrier metal layer using a PVD sputter module after formation of the first barrier metal layer. Manufacturing method. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 제1 장벽 금속층은 Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN 또는 WC 으로 이루어지는 그룹에서 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.The first barrier metal layer is formed of any one selected from the group consisting of Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN or WC. 제 1 항에 있어서,The method of claim 1, 상기 반도체 기판의 냉각 온도는 0℃ 내지 -70℃이고, 상기 기판의 냉각 시간은 10초 내지 300초인 것을 특징으로 하는 반도체 소자의 제조 방법.Cooling temperature of the semiconductor substrate is 0 ℃ to -70 ℃, the cooling time of the substrate is a manufacturing method of a semiconductor device, characterized in that 10 seconds to 300 seconds. 제 1 항에 있어서,The method of claim 1, 상기 제2 장벽 금속층은 상기 제1 장벽 금속층과 동일한 물질로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.And the second barrier metal layer is formed of the same material as the first barrier metal layer. 제 1 항에 있어서, The method of claim 1, 상기 금속 시드층을 형성하는 단계 후,After forming the metal seed layer, 무전해 도금 방식, 전해 도금 방식, PVD 방식 또는 CVD 방식으로 금속 물질을 증착하는 단계; 및Depositing a metal material by an electroless plating method, an electrolytic plating method, a PVD method, or a CVD method; And 상기 층간 절연막 상부의 상기 금속 물질과 상기 금속 시드층을 제거하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And removing the metal material and the metal seed layer over the interlayer insulating film. 제 1 항에 있어서,The method of claim 1, 상기 금속 시드층은 구리로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.And the metal seed layer is formed of copper. 삭제delete 삭제delete 삭제delete
KR1020030065780A 2003-09-23 2003-09-23 Method of manufacturing a semiconductor device KR101373338B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030065780A KR101373338B1 (en) 2003-09-23 2003-09-23 Method of manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030065780A KR101373338B1 (en) 2003-09-23 2003-09-23 Method of manufacturing a semiconductor device

Publications (2)

Publication Number Publication Date
KR20050029487A KR20050029487A (en) 2005-03-28
KR101373338B1 true KR101373338B1 (en) 2014-03-12

Family

ID=37386074

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030065780A KR101373338B1 (en) 2003-09-23 2003-09-23 Method of manufacturing a semiconductor device

Country Status (1)

Country Link
KR (1) KR101373338B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100652317B1 (en) * 2005-08-11 2006-11-29 동부일렉트로닉스 주식회사 Method for manufacturing metal pad of the semiconductor device
KR100807066B1 (en) * 2006-08-31 2008-02-25 동부일렉트로닉스 주식회사 Apparatus for manufacturing a semiconductor device and method of manufactruing a semiconductor device using the apparatus

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000195948A (en) * 1998-12-25 2000-07-14 Hitachi Ltd Semiconductor device and its manufacture
US20020173144A1 (en) * 2001-05-18 2002-11-21 Yoshiaki Yamamoto Method of manufacturing a semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000195948A (en) * 1998-12-25 2000-07-14 Hitachi Ltd Semiconductor device and its manufacture
US20020173144A1 (en) * 2001-05-18 2002-11-21 Yoshiaki Yamamoto Method of manufacturing a semiconductor device

Also Published As

Publication number Publication date
KR20050029487A (en) 2005-03-28

Similar Documents

Publication Publication Date Title
US7799681B2 (en) Method for forming a ruthenium metal cap layer
WO1999009593A1 (en) Dual damascene metallization
KR100546209B1 (en) Copper wiring formation method of semiconductor device
US8008774B2 (en) Multi-layer metal wiring of semiconductor device preventing mutual metal diffusion between metal wirings and method for forming the same
US6869871B1 (en) Method of forming metal line in semiconductor device including forming first and second zirconium films
US7692302B2 (en) SIP semiconductor device and method for manufacturing the same
KR101373338B1 (en) Method of manufacturing a semiconductor device
TW200301524A (en) Method for improving electromigration performance of metallization features through multiple depositions of binary alloys
KR100924556B1 (en) Metal wiring of semiconductor device and method of manufacturing the same
US20080242078A1 (en) Process of filling deep vias for 3-d integration of substrates
US20090001579A1 (en) Multi-layered metal line having an improved diffusion barrier of a semiconductor device and method for forming the same
KR100622639B1 (en) Method of manufacturing a semiconductor device
KR101089249B1 (en) Semiconductor device and a method of manufacturing the same
KR100960929B1 (en) Metal wiring of semiconductor device and method of manufacturing the same
KR100538632B1 (en) Method of forming a metal wiring in a semiconductor device
KR100815938B1 (en) Forming method for metal line in semiconductor device
KR20050028524A (en) Method of forming a metal wiring in a semiconductor device
KR100924557B1 (en) Metal wiring of semiconductor device and method of manufacturing the same
KR100567539B1 (en) Method of forming metal wiring in semiconductor device
KR100453182B1 (en) Method of forming a metal line in semiconductor device
KR101029107B1 (en) Metal wiring of semiconductor device and method for forming the same
US20170194192A1 (en) Metal filling and planarization of recessed features
KR100895811B1 (en) Method for forming metal interconnection layer of semiconductor device
KR20090113621A (en) Method for fabricating metal line using deposition and etching process in semiconductor device
KR20050006468A (en) Method of forming copper wiring in semiconductor device

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E90F Notification of reason for final refusal
AMND Amendment
E601 Decision to refuse application
E801 Decision on dismissal of amendment
AMND Amendment
J201 Request for trial against refusal decision
B601 Maintenance of original decision after re-examination before a trial
E801 Decision on dismissal of amendment
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20111123

Effective date: 20130531

Free format text: TRIAL NUMBER: 2011101008960; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20111123

Effective date: 20130531

S901 Examination by remand of revocation
E902 Notification of reason for refusal
GRNO Decision to grant (after opposition)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170117

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180116

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190117

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20200116

Year of fee payment: 7