KR20050020698A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
본 발명은 MOS 트랜지스터를 포함하는 반도체 집적 회로에 관한 것으로서, 특히 MOS 트랜지스터의 제어 전위(기판 전위 또는 소스 전위)를 제어하여 고속 및 저소비 전력을 실현하기 위한 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit including a MOS transistor, and more particularly, to a technique for realizing high speed and low power consumption by controlling a control potential (substrate potential or source potential) of a MOS transistor.
최근, 대규모 반도체 집적 회로의 고속화 고집적화에 따라, 동작 속도가 고속화하는 한편, 소비 전력이 커지는 문제가 있어 저소비 전력화가 요구되고 있다. 반도체 집적 회로의 소비 전력을 줄이기 위해서는 전원 전압을 낮추는 것이 유효하지만, 전원 전압을 낮추면 MOS 트랜지스터의 동작 전류가 작아져, 고속 동작을 할 수 없게 된다고 하는 문제가 있다. 이 문제를 피하기 위해서는 전원 전압을 낮추는데 그에 따라 MOS 트랜지스터의 임계치 전압의 절대치를 작게 해야 한다. 그런데, 임계치의 절대치를 작게 하면 MOS 트랜지스터의 누설 전류가 커진다고 하는 별도의 문제가 생긴다.In recent years, with the high speed and high integration of large-scale semiconductor integrated circuits, there is a problem that the operation speed is high and power consumption is increased, and low power consumption is demanded. In order to reduce the power consumption of the semiconductor integrated circuit, it is effective to lower the power supply voltage. However, lowering the power supply voltage has a problem in that the operating current of the MOS transistor is small and high-speed operation cannot be performed. To avoid this problem, the supply voltage must be lowered so that the absolute value of the threshold voltage of the MOS transistors is reduced. However, if the absolute value of the threshold is made small, another problem arises such that the leakage current of the MOS transistor is increased.
이러한 누설 전류 증대화의 문제를 다루는 가능한 솔루션은 MOS 트랜지스터가 액티브 상태일 때는 반도체 기판을 게이트 단자에 접속하고, 대기 상태 일 때는 반도체 기판을 게이트 전압보다도 작은 기판 전압 단자에 접속함으로써 대기 시의 누설 전류를 억제하는 동시에, 활성화 시 흐르는 누설 전류를 억제하는 것이다.A possible solution to address this problem of increasing leakage current is to connect the semiconductor substrate to the gate terminal when the MOS transistor is active and to connect the semiconductor substrate to the substrate voltage terminal which is smaller than the gate voltage when in the standby state. At the same time, it suppresses the leakage current flowing during activation.
상기 방법에 있어서, 현재 활성 상태에 있는 MOS 트랜지스터를 턴오프하는 전압이 게이트에 인가되면, 반도체 기판에도 동일 전압이 인가된다. 이 상태에서 누설 전류를 만족하게 제어하는 것은 불가능하다.In the above method, when a voltage for turning off a MOS transistor currently in an active state is applied to the gate, the same voltage is also applied to the semiconductor substrate. In this state, it is impossible to satisfactorily control the leakage current.
1) 본 발명의 일실시예에 따른 반도체 집적 회로는,1) A semiconductor integrated circuit according to an embodiment of the present invention,
복수의 MOS 트랜지스터를 포함하는 제어 대상 회로-복수의 MOS 트랜지스터 중 적어도 하나의 MOS 트랜지스터의 제어 전위가 제어됨-와,A control target circuit comprising a plurality of MOS transistors, wherein a control potential of at least one of the plurality of MOS transistors is controlled;
상기 제어 대상 회로의 내부 신호에 의거 제어 전위를 제어하는 제어 신호를 발생하는 제어 신호 발생 회로와,A control signal generation circuit for generating a control signal for controlling a control potential based on an internal signal of the control target circuit;
상기 제어 신호에 의거 상기 제어 대상 회로의 적어도 하나의 MOS 트랜지스터의 제어 전위를 제어하는 제어 전위 제어 회로A control potential control circuit for controlling a control potential of at least one MOS transistor of the control target circuit based on the control signal
를 구비하는 것을 특징으로 한다.Characterized in having a.
상기 구성에 의하면, MOS 트랜지스터의 임계 전압의 절대치를 제어함으로써 MOS 트랜지스터의 제어 전위(기판 전위 또는 소스 전위 중 적어도 하나)를 제어한다. 임계 전압의 절대치가 커지도록 제어 전위를 제어하는 경우, MOS 트랜지스터 턴 오프 시 흐르는 누설 전류를 감소할 수가 있다. 또한 크로스토크(crosstalk)의 영향으로 인한 글리치 잡음(glitch noise)에 대한 내성을 증대할 수가 있고, 임계 전압의 절대치가 작아지도록 제어 전위를 제어하는 경우 동작을 가속화할 수가 있다.According to the above configuration, the control potential (at least one of the substrate potential and the source potential) of the MOS transistor is controlled by controlling the absolute value of the threshold voltage of the MOS transistor. When the control potential is controlled to increase the absolute value of the threshold voltage, the leakage current flowing at the time of turning off the MOS transistor can be reduced. In addition, the resistance to glitch noise due to the effect of crosstalk can be increased, and the operation can be accelerated when the control potential is controlled to reduce the absolute value of the threshold voltage.
2) 본 발명의 일실시예에 따른 반도체 집적 회로는,2) A semiconductor integrated circuit according to an embodiment of the present invention,
복수의 MOS 트랜지스터를 포함하는 제어 대상 회로-복수의 MOS 트랜지스터 중 적어도 하나의 MOS 트랜지스터의 기판 전위가 제어됨-와,A circuit to be controlled comprising a plurality of MOS transistors, wherein the substrate potential of at least one of the plurality of MOS transistors is controlled;
상기 제어 대상 회로의 내부 신호에 의거 기판 전위를 제어하는 제어 신호를 발생하는 기판 전위 제어 신호 발생 회로와,A substrate potential control signal generation circuit for generating a control signal for controlling a substrate potential based on an internal signal of the control target circuit;
상기 제어 신호에 의거 상기 제어 대상 회로의 적어도 하나의 MOS 트랜지스터의 기판 전위를 제어하는 기판 전위 제어 회로A substrate potential control circuit for controlling a substrate potential of at least one MOS transistor of the circuit to be controlled based on the control signal
를 구비하는 것을 특징으로 한다.Characterized in having a.
상기 구성에 의하면, MOS 트랜지스터의 기판 전위를 제어함으로써 MOS 트랜지스터의 임계 전압의 절대치를 제어한다. According to the above configuration, the absolute value of the threshold voltage of the MOS transistor is controlled by controlling the substrate potential of the MOS transistor.
역바이어스 전압(MOS 트랜지스터의 턴 온을 어렵게 하는 방향으로 인가되는 전압)이 기판 전위에 공급되면, 임계 전압의 절대치는 커지게 된다. 그 결과, MOS 트랜지스터의 턴 오프 시 흐르는 누설 전류가 감소된다. 또한 크로스토크의 영향으로 인해 글리치 잡음에 대한 내성이 증대되고 기판에 순바이어스 전압(MOS 트랜지스터의 턴온을 쉽게 하는 방향으로 인가되는 전압)을 공급함으로써 임계 전압의 절대치를 작게 할 수가 있다. 그 결과 고속의 동작이 달성된다.When the reverse bias voltage (voltage applied in the direction that makes the MOS transistor difficult to turn on) is supplied to the substrate potential, the absolute value of the threshold voltage becomes large. As a result, the leakage current flowing at the time of turning off the MOS transistor is reduced. In addition, due to the crosstalk effect, resistance to glitch noise is increased, and the absolute value of the threshold voltage can be reduced by supplying a forward bias voltage (a voltage applied in a direction to easily turn on the MOS transistor) to the substrate. As a result, high speed operation is achieved.
3) 본 발명의 일실시예에 따른 반도체 집적 회로는,3) A semiconductor integrated circuit according to an embodiment of the present invention,
복수의 MOS 트랜지스터를 포함하는 제어 대상 회로-복수의 MOS 트랜지스터 중 적어도 하나의 MOS 트랜지스터의 소스 전위가 제어됨-와,A circuit to be controlled comprising a plurality of MOS transistors, the source potential of at least one of the plurality of MOS transistors being controlled;
상기 제어 대상 회로의 내부 신호에 의거 소스 전위를 제어하는 제어 신호를 발생하는 소스 전위 제어 신호 발생 회로와,A source potential control signal generation circuit for generating a control signal for controlling a source potential based on an internal signal of the control target circuit;
상기 제어 신호에 의거 상기 제어 대상 회로의 적어도 하나의 MOS 트랜지스터의 소스 전위를 제어하는 소스 전위 제어 회로A source potential control circuit for controlling a source potential of at least one MOS transistor of the circuit to be controlled based on the control signal
를 구비하는 것을 특징으로 한다.Characterized in having a.
상기 구성에 의하면, MOS 트랜지스터를 PMOS 트랜지스터로 구성하는 경우, 소스 전위를 통상 전압 보다 고전압으로 설정하면 MOS 트랜지스터의 동작을 가속화할 수 있다. 또한 IR 드롭 등으로 인해 전원 전압의 변동에 대한 내성이 증대될 수 있고, 소스 전위를 통상 전압 보다 낮게 설정함으로써 게이트 누설 전류를 줄일 수가 있다. 전력은 전원 전압의 제곱에 비례하므로 낮게 설정되는 소스 전위는 저전력 소비를 실현한다.According to the above arrangement, when the MOS transistor is composed of a PMOS transistor, the operation of the MOS transistor can be accelerated by setting the source potential to a voltage higher than the normal voltage. In addition, the IR drop or the like can increase the resistance to fluctuations in the power supply voltage, and reduce the gate leakage current by setting the source potential lower than the normal voltage. The power is proportional to the square of the supply voltage, so a low set source potential realizes low power consumption.
4) 상기 구성 2) 및 3)의 결합에 대응하는 본 발명의 일실시예에 따른 반도체 집적 회로는,4) A semiconductor integrated circuit according to an embodiment of the present invention corresponding to the combination of the above-described components 2) and 3),
복수의 MOS 트랜지스터를 포함하는 제어 대상 회로-복수의 MOS 트랜지스터 중 적어도 하나의 MOS 트랜지스터의 기판 전위가 제어되고, 복수의 MOS 트랜지스터 중 적어도 하나의 MOS 트랜지스터의 소스 전위가 제어됨-와,A circuit to be controlled including a plurality of MOS transistors, wherein a substrate potential of at least one MOS transistor of the plurality of MOS transistors is controlled and a source potential of at least one MOS transistor of the plurality of MOS transistors is controlled;
상기 제어 대상 회로의 내부 신호에 의거 기판 전위를 제어하는 제어 신호를 발생하는 기판 전위 제어 신호 발생 회로와,A substrate potential control signal generation circuit for generating a control signal for controlling a substrate potential based on an internal signal of the control target circuit;
상기 제어 대상 회로의 내부 신호에 의거 소스 전위를 제어하는 제어 신호를 발생하는 소스 전위 제어 신호 발생 회로와,A source potential control signal generation circuit for generating a control signal for controlling a source potential based on an internal signal of the control target circuit;
상기 기판 전위의 제어 신호에 의거 상기 제어 대상 회로에서 적어도 하나의 MOS 트랜지스터의 기판 전위를 제어하는 기판 전위 제어 회로와,A substrate potential control circuit for controlling a substrate potential of at least one MOS transistor in the control circuit based on the control signal of the substrate potential;
상기 소스 전위의 제어 신호에 의거 상기 제어 대상 회로에서 적어도 하나의 MOS 트랜지스터의 소스 전위를 제어하는 소스 전위 제어 회로A source potential control circuit for controlling a source potential of at least one MOS transistor in the control circuit based on the control signal of the source potential
를 구비하는 것을 특징으로 한다.Characterized in having a.
상기 구성에 의하면 소비 전력의 저감과 고속의 동작이 더 촉진된다.According to the above configuration, reduction of power consumption and high speed operation are further promoted.
상기 구성 2) 또는 4)에 기술된 바와 같은 반도체 집적 회로에 의하면, 기판 전위 제어 회로의 구성에 있어서, 기판 전위 제어 회로에 공급될 적어도 2 개의 전위로 구성된 복수의 선택 후보를 설정함으로써 기판 전위의 제어 신호에 의거 복수의 후보에서 전위를 선택하고 선택된 전위를 제어 대상으로서 MOS 트랜지스터의 기판에 공급한다.According to the semiconductor integrated circuit as described in the above-described configuration 2) or 4), in the configuration of the substrate potential control circuit, by setting a plurality of selection candidates composed of at least two potentials to be supplied to the substrate potential control circuit, A potential is selected from a plurality of candidates based on the control signal, and the selected potential is supplied to the substrate of the MOS transistor as a control target.
전술한 구성에 의하면, MOS 트랜지스터의 기판 전위의 복수의 후보에서 전위를 선택함으로써 정확한 제어가 달성 가능하다.According to the above structure, accurate control can be achieved by selecting the potential from a plurality of candidates of the substrate potential of the MOS transistor.
또한, 상기 구성 3) 또는 4)에 기술된 바와 같은 반도체 집적 회로에 의하면, 소스 전위 제어 회로의 구성에 있어서, 소스 전위 제어 회로에 공급될 적어도 2 개의 전위로 구성된 복수의 선택 후보를 설정함으로써 소스 전위의 제어 신호에 의거 복수의 후보에서 전위를 선택하고 선택된 전위를 제어 대상으로서 MOS 트랜지스터의 소스에 공급한다.Further, according to the semiconductor integrated circuit as described in the above configuration 3) or 4), in the configuration of the source potential control circuit, the source is set by setting a plurality of selection candidates composed of at least two potentials to be supplied to the source potential control circuit. The potential is selected from a plurality of candidates based on the potential control signal, and the selected potential is supplied to the source of the MOS transistor as a control target.
상기 구성에 의하면, MOS 트랜지스터의 소스 전위의 복수의 후보에서 전위를 선택함으로써 정확한 제어가 달성 가능하다.According to the above configuration, accurate control can be achieved by selecting a potential from a plurality of candidates of the source potential of the MOS transistor.
또한 상기 구성 2) 또는 4)에 기술된 바와 같은 반도체 집적 회로에 의하면, 2 개 타입의 MOS 트랜지스터, 즉 PMOS 트랜지스터 및 NMOS 트랜지스터가 제어 대상으로서 MOS 트랜지스터에 포함되는 경우, 기판 전위 제어 회로의 구성을 PMOS 트랜지스터의 기판 전위를 제어하는 PMOS 기판 전위 제어 회로와 NMOS 트랜지스터의 기판 전위를 제어하는 NMOS 기판 전위 제어 회로로 구성하는 것이 좋다In addition, according to the semiconductor integrated circuit as described in the above-described configuration 2) or 4), when two types of MOS transistors, that is, a PMOS transistor and an NMOS transistor are included in the MOS transistor as a control object, the configuration of the substrate potential control circuit is changed. It is preferable to comprise a PMOS substrate potential control circuit for controlling the substrate potential of the PMOS transistor and an NMOS substrate potential control circuit for controlling the substrate potential of the NMOS transistor.
전술한 구성에 의하면, PMOS 트랜지스터 및 NMOS 트랜지스터를 별도로 제어함으로써 기판 전위의 강화된 제어 효과를 달성할 수가 있다.According to the above configuration, the enhanced control effect of the substrate potential can be achieved by separately controlling the PMOS transistor and the NMOS transistor.
또한, 상기 구성 3) 또는 4)에서 기술된 바와 같은 반도체 집적 회로에 의하면, 2 개 타입의 MOS 트랜지스터, 즉 PMOS 트랜지스터 및 NMOS 트랜지스터가 제어 대상으로서 MOS 트랜지스터에 포함되는 경우, 소스 전위 제어 회로의 구성을 PMOS 트랜지스터의 소스 전위를 제어하는 PMOS 소스 전위 제어 회로와 NMOS 트랜지스터의 소스 전위를 제어하는 NMOS 소스 전위 제어 회로로 구성하는 것이 좋다Further, according to the semiconductor integrated circuit as described in the above configuration 3) or 4), when two types of MOS transistors, that is, a PMOS transistor and an NMOS transistor are included in the MOS transistor as a control object, the configuration of the source potential control circuit It is preferable to configure the PMOS source potential control circuit that controls the source potential of the PMOS transistor and the NMOS source potential control circuit that controls the source potential of the NMOS transistor.
전술한 구성에 의하면, PMOS 트랜지스터 및 NMOS 트랜지스터를 별도로 제어함으로써 소스 전위의 강화된 제어 효과를 달성할 수가 있다.According to the above configuration, the enhanced control effect of the source potential can be achieved by separately controlling the PMOS transistor and the NMOS transistor.
제어 대상의 MOS 트랜지스터가 복수 개 있고, 이들 MOS 트랜지스터가 서로 논리적으로 동일하며 서로 인접하여 위치한 경우, 기판 전위 제어 회로가 복수의 MOS 트랜지스터의 기판 전위를 총괄적으로 제어하는 것이 좋다. 또한 소스 전위 제어 회로가 복수의 MOS 트랜지스터의 소스 전위를 총괄적으로 제어하는 것이 좋다. 전술의 경우 배선 길이는 단축되고 그에 따라 전력 소모 또한 감소된다.When there are a plurality of MOS transistors to be controlled and these MOS transistors are logically identical to each other and are located adjacent to each other, it is preferable that the substrate potential control circuit collectively controls the substrate potentials of the plurality of MOS transistors. It is also preferable that the source potential control circuit collectively controls the source potentials of the plurality of MOS transistors. In the case of the foregoing, the wiring length is shortened, and thus power consumption is also reduced.
클록 트리에 접속되는 기능 소자 및 동일 배선으로 연결된 기능 소자는 일반적으로 개개의 동작에 있어서 서로 논리적으로 관련이 있으며 인접하여 위치하고 있다. 따라서 기판 전위 제어 회로에 의하여 복수의 기능 소자에 포함된 MOS 트랜지스터의 기판 전위를 총괄적으로 제어하고, 소스 전위 제어 회로에 의하여 복수의 기능 소자에 포함된 MOS 트랜지스터의 소스 전위를 총괄적으로 제어하는 것이 좋다. 전술의 경우 배선 길이는 단축되고 그에 따라 전력 소모 또한 감소된다.The functional elements connected to the clock tree and the functional elements connected by the same wiring are generally logically related to each other and are adjacent to each other in individual operations. Therefore, it is preferable to collectively control the substrate potentials of the MOS transistors included in the plurality of functional elements by the substrate potential control circuit, and to collectively control the source potentials of the MOS transistors included in the plurality of functional elements by the source potential control circuit. . In the case of the foregoing, the wiring length is shortened, and thus power consumption is also reduced.
반도체 집적 회로가 복수의 영역을 분할되고 및 복수의 영역 중 하나의 영역에 포함된 복수의 MOS 트랜지스터가 논리적으로 동일 방식으로 동작하는 경우, 동일하게 동작하는 복수의 MOS 트랜지스터는 기판 전위 제어 회로 또는 소스 전위 제어 회로에 의해서 총괄적을 제어되는 것이 좋다. 클록 트리 이외에 접속되는 경우, 배선 길이는 단축되고 그에 따라 기판 전위 또는 소스 전위를 효과적으로 제어 가능하다.When a semiconductor integrated circuit divides a plurality of regions and a plurality of MOS transistors included in one of the plurality of regions operate in the same logical manner, the plurality of MOS transistors that operate in the same manner may be a substrate potential control circuit or a source. It is good to control overall by a potential control circuit. When connected in addition to the clock tree, the wiring length is shortened, whereby the substrate potential or the source potential can be effectively controlled.
이후, 본 발명의 양호한 실시예에 대해서 첨부 도면을 참조하여 보다 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 도 1을 참조하여 본 발명의 기본적인 실시예를 설명한다. 도 1에서 도면 부호 1은 복수의 MOS 트랜지스터를 포함하는 제어 대상 회로이며, 제어 대상 회로에서 복수의 MOS 트랜지스터 중 적어도 하나의 MOS 트랜지스터의 제어 전위(기판 전위 또는 소스 전위 중 적어도 하나)가 제어된다. 도면 부호 2는 제어 신호 발생 회로이며, 도면 부호 3은 제어 전위 제어 회로이고, 도면 부호 4는 제어 신호이다.First, the basic embodiment of the present invention will be described with reference to FIG. In FIG. 1, reference numeral 1 denotes a control target circuit including a plurality of MOS transistors, in which a control potential (at least one of a substrate potential or a source potential) of at least one MOS transistor of the plurality of MOS transistors is controlled. 2 is a control signal generating circuit, 3 is a control potential control circuit, and 4 is a control signal.
제어 대상 회로는 플립 플롭, 인버터, AND 회로 등의 복수의 논리 소자로 구성되며 제어 대상 회로에는 임의의 논리를 실현하도록 신호가 전파된다. 따라서 제어 대상 회로는 SRAM 또는 DRAM과 같은 메모리셀 어레이와는 다르다.The control target circuit is composed of a plurality of logic elements such as a flip flop, an inverter, and an AND circuit, and signals are propagated to the control target circuit so as to realize any logic. Therefore, the circuit to be controlled is different from the memory cell array such as SRAM or DRAM.
제어 신호 발생 회로(2)는 제어 대상 회로(1)에서 입력된 내부 신호에 의거하여 제어 전위 제어 회로(3)를 제어하는 제어 신호(4)를 발생한다. 제어 전위 제어 회로(3)는 제어 대상 회로(1)에 포함된 MOS 트랜지스터의 제어 전위(기판 전위/소스 전위)와 제어 신호(4)에 의거 MOS 트랜지스터의 임계 전압의 절대치를 제어한다. 임계 전압의 절대치를 큰 값으로 제어하는 경우, MOS 트랜지스터의 턴 오프 시 흐르는 누설 전류를 줄일 수가 있다. 또한 크로스토크의 영향으로 인한 글리치 잡음에 대한 내성이 증대될 수 있다. 임계 전압의 절대치를 작은 값으로 제어하는 경우 동작 속도를 가속화할 수가 있다.The control signal generation circuit 2 generates a control signal 4 for controlling the control potential control circuit 3 on the basis of an internal signal input from the control target circuit 1. The control potential control circuit 3 controls the absolute value of the threshold voltage of the MOS transistor based on the control potential (substrate potential / source potential) of the MOS transistor included in the control target circuit 1 and the control signal 4. When the absolute value of the threshold voltage is controlled to a large value, the leakage current flowing when the MOS transistor is turned off can be reduced. In addition, resistance to glitch noise due to the effects of crosstalk can be increased. Controlling the absolute value of the threshold voltage to a small value can speed up the operation.
다음에는 특정의 실시예에 대해서 기술하기로 한다.Next, specific embodiments will be described.
도 2를 참조하여 본 발명의 일실시예에 따른 반도체 집적 회로의 구성을 설명한다. 도면 부호 11은 MOS 트랜지스터를 포함하는 제어 대상 회로를 나타내며, 제어 대상 회로에서 기판 전위 및 소스 전위가 제어된다. 도면 부호 11a는 제어 대상 회로(11)의 MOS 트랜지스터를 포함하는 논리 회로이고, 도면 부호 12는 기판 전위 제어 신호 발생 회로이며, 도면 부호 13은 기판 전위 제어 회로이고, 도면 부호 14는 기판 전위 제어 신호이며, 도면 부호 15는 소스 전위 제어 신호 발생 회로이고, 도면 부호 16은 소스 전위 제어 회로이며, 도면 부호 17은 소스 전위 제어 신호이다.A configuration of a semiconductor integrated circuit according to an embodiment of the present invention will be described with reference to FIG. 2. Reference numeral 11 denotes a control target circuit including a MOS transistor, in which the substrate potential and the source potential are controlled. Reference numeral 11a is a logic circuit including a MOS transistor of the control target circuit 11, reference numeral 12 is a substrate potential control signal generating circuit, reference numeral 13 is a substrate potential control circuit, and reference numeral 14 is a substrate potential control signal. 15 is a source potential control signal generating circuit, 16 is a source potential control circuit, and 17 is a source potential control signal.
기판 전위 제어 신호 발생 회로(12)는 논리 회로(11a)에서 입력된 내부 신호에 의거 기판 전위 제어 회로(13)를 제어하는 기판 전위 제어 신호(14)를 발생한다. 기판 전위 제어 회로(13)는 기판 전위 제어 신호(14)에 의거 제어 대상 회로(11)에 포함된 MOS 트랜지스터의 기판 전위를 제어한다.The substrate potential control signal generation circuit 12 generates a substrate potential control signal 14 for controlling the substrate potential control circuit 13 based on an internal signal input from the logic circuit 11a. The substrate potential control circuit 13 controls the substrate potential of the MOS transistor included in the control target circuit 11 based on the substrate potential control signal 14.
전술의 경우, MOS 트랜지스터의 기판 전위에 역바이어스 전압이 인가되면, 임계 전압의 절대치가 커지게 된다. 그 결과 MOS 트랜지스터의 턴오프 시 흐르는 누설 전류는 감소될 수 있다. 또한 크로스토크의 영향으로 인한 클리치 잡음에 대한 내성이 증대될 수 있다.In the above case, when the reverse bias voltage is applied to the substrate potential of the MOS transistor, the absolute value of the threshold voltage becomes large. As a result, the leakage current flowing when the MOS transistor is turned off can be reduced. In addition, the immunity to the click noise due to the effects of crosstalk can be increased.
역으로, MOS 트랜지스터의 기판 전위에 순바이어스 전압이 인가되면, 임계 전압의 절대치는 작아지게 된다. 그 결과 동작은 가속화될 수 있다.Conversely, when the forward bias voltage is applied to the substrate potential of the MOS transistor, the absolute value of the threshold voltage becomes small. As a result, the operation can be accelerated.
동일하게 소스 전위 제어 신호 발생 회로(15)는 논리 회로(11a)에서 입력된 내부 신호에 의거 소스 전위 제어 회로(16)를 제어하는 소스 전위 제어 신호(17)를 발생한다. 소스 전위 제어 회로(16)는 소스 전위 제어 신호(17)에 의거 제어 대상 회로(11)에 포함된 MOS 트랜지스터의 소스 전위를 제어한다.Similarly, the source potential control signal generation circuit 15 generates a source potential control signal 17 for controlling the source potential control circuit 16 based on an internal signal input from the logic circuit 11a. The source potential control circuit 16 controls the source potential of the MOS transistor included in the control target circuit 11 based on the source potential control signal 17.
전술의 경우, MOS 트랜지스터를 PMOS 트랜지스터로 구성한 경우 소스 전위를 통상 전압 보다 높은 전압으로 설정하면, MOS 트랜지스터의 동작은 고속의 동작이 가능하다. 또한 IR 드롭 등으로 인해 전원 전압의 변동에 대한 내성이 증대될 수 있다. 또한 소스 전위를 통상 전압 보다 낮은 전압으로 설정하면, 게이트 누설 전류 흐림이 감소된다. 전력이 전원 전압의 제곱에 비례하므로 낮은 전압으로 설정되는 소스 전위는 저전력 소모를 실현한다는 것이 또 다른 이점이다.In the above case, when the source potential is set to a voltage higher than the normal voltage when the MOS transistor is constituted by the PMOS transistor, the operation of the MOS transistor can be performed at high speed. In addition, the IR drop may increase resistance to fluctuations in power supply voltage. In addition, setting the source potential to a voltage lower than the normal voltage reduces the gate leakage current blur. Since power is proportional to the square of the supply voltage, another advantage is that source potentials set to low voltages achieve low power consumption.
MOS 트랜지스터의 기판 및 소스 전위가 동시에 제어될 수 있다. 특히 전력 소모를 줄이기 위해 주파수에 응답하여 소스 전위를 감소시키고, 기판에 역바이어스를 가하면, 임계 전압의 절대치는 증대된다. 이는 감소된 소스 전위로 인한 잡음 내성의 감소를 방지한다. 이런 식으로 저전력 소모와 강한 잡음 내성을 달성하는 회로를 실현할 수가 있다.The substrate and source potential of the MOS transistor can be controlled simultaneously. In particular, reducing the source potential in response to frequency to reduce power consumption and applying reverse bias to the substrate increases the absolute value of the threshold voltage. This prevents the reduction of noise immunity due to the reduced source potential. In this way, a circuit that achieves low power consumption and strong noise immunity can be realized.
다음에 도 3은 제어 대상 회로(11)가 PMOS 트랜지스터와 NMOS 트랜지스터로 구성된 경우를 도시한다. 도 3에서 도면 부호 21은 제어 대상 회로(11)에 포함된 PMOS 트랜지스터이며, 도면 부호 22는 제어 대상 회로(11)에 포함된 NMOS 트랜지스터이다.3 shows a case where the control target circuit 11 is composed of a PMOS transistor and an NMOS transistor. In FIG. 3, reference numeral 21 denotes a PMOS transistor included in the control target circuit 11, and reference numeral 22 denotes an NMOS transistor included in the control target circuit 11.
기판 전위 제어 회로(13)는 PMOS 트랜지스터의 기판 전위를 제어하는 PMOS 기판 전위 제어 회로(23)와 NMOS 트랜지스터의 기판 전위를 제어하는 NMOS 기판 전위 제어 회로(24)로 구성된다. 기판 전위 제어 회로(13)는 PMOS 트랜지스터(21)의 기판 전위와 NMOS 트랜지스터(22)의 기판 전위를 별개로 제어한다.The substrate potential control circuit 13 is composed of a PMOS substrate potential control circuit 23 for controlling the substrate potential of the PMOS transistor and an NMOS substrate potential control circuit 24 for controlling the substrate potential of the NMOS transistor. The substrate potential control circuit 13 separately controls the substrate potential of the PMOS transistor 21 and the substrate potential of the NMOS transistor 22.
소스 전위 제어 회로는 PMOS 트랜지스터의 소스 전위를 제어하는 PMOS 소스 전위 제어 회로(25)와 NMOS 트랜지스터의 소스 전위를 제어하는 NMOS 소스 전위 제어 회로(26)로 구성된다. 소스 전위 제어 회로(16)는 PMOS 트랜지스터(21)의 소스 전위와 NMOS 트랜지스터(22)의 소스 전위를 별개로 제어한다.The source potential control circuit is composed of a PMOS source potential control circuit 25 that controls the source potential of the PMOS transistor and an NMOS source potential control circuit 26 that controls the source potential of the NMOS transistor. The source potential control circuit 16 controls the source potential of the PMOS transistor 21 and the source potential of the NMOS transistor 22 separately.
PMOS 기판 전위 제어 회로(23)에는 PMOS 통상 전위 Vdd, PMOS 역바이어스 전위(Vbp( 〉Vdd) 및 PMOS 순바이어스 전위 Vfp(〈 Vdd)가 인가된다. 기판 전위 제어 신호(14)값에 의거 전술의 3 개의 전압값 중 하나가 선택되어 PMOS 트랜지스터(21)의 반도체 기판에 인가된다.The PMOS substrate potential control circuit 23 is supplied with the PMOS normal potential Vdd, the PMOS reverse bias potential Vbp (> Vdd), and the PMOS forward bias potential Vfp (<Vdd), based on the value of the substrate potential control signal 14 described above. One of the three voltage values is selected and applied to the semiconductor substrate of the PMOS transistor 21.
NMOS 기판 전위 제어 회로(24)에는 NMOS 통상 전위 Vss, NMOS 역바이어스 전위(Vbn(〈Vss) 및 NMOS 순바이어스 전위 Vfn(〉Vss)가 인가된다. 기판 전위 제어 신호(14)값에 의거 전술의 3 개의 전압값 중 하나가 선택되어 NMOS 트랜지스터(22)의 반도체 기판에 인가된다.The NMOS normal potential Vss, the NMOS reverse bias potential Vbn (<Vss) and the NMOS forward bias potential Vfn (> Vss) are applied to the NMOS substrate potential control circuit 24. The above-described values are based on the substrate potential control signal 14 value. One of three voltage values is selected and applied to the semiconductor substrate of the NMOS transistor 22.
동일하게 PMOS 소스 전위 제어 회로(25)에는 PMOS 통상 전위 Vdd, PMOS 고전위(Vhp( 〉Vdd) 및 PMOS 저Vlp(〈 Vdd)가 인가된다. 소스 전위 제어 신호(17)값에 의거 전술의 3 개의 전압값 중 하나가 선택되어 PMOS 트랜지스터(21)의 소스 단자에 인가된다.Similarly, the PMOS source potential control circuit 25 is supplied with the PMOS normal potential Vdd, the PMOS high potential Vhp (> Vdd), and the PMOS low Vlp (<Vdd), based on the value of the source potential control signal 17 described above. One of the voltage values is selected and applied to the source terminal of the PMOS transistor 21.
NMOS 소스 전위 제어 회로(26)에는 NMOS 통상 전위 Vss, NMOS 고전위(Vhn(〉Vss) 및 NMOS 저전위 Vln(〈 Vss)가 인가된다. 소스 전위 제어 신호(17)값에 의거 전술의 3 개의 전압값 중 하나가 선택되어 NMOS 트랜지스터(22)의 소스 단자에 인가된다.The NMOS normal potential Vss, the NMOS high potential Vhn (> Vss), and the NMOS low potential Vln (< Vss) are applied to the NMOS source potential control circuit 26. The above-mentioned three are based on the value of the source potential control signal 17. One of the voltage values is selected and applied to the source terminal of the NMOS transistor 22.
다음에 도 4를 참조하여 전술한 바와 같이 기판 전위 제어 및 소스 전위 제어를 클록 트리, 펄스 발생기 및 래치를 사용한 회로에 적용한 일례에 대해서 설명하기로 한다. 도 4에서 도면 부호 31,32,33,34는 클록 트리를 형성하는 인버터이다. 도면 부호 35는 클록 신호에서 펄스 파형을 발생하는 펄스 발생기이며, 도면 부호 36은 래치이다. 펄스 발생기(35)에 포함된 MOS 트랜지스터의 기판 전위 및 래치(36)에 포함된 MOS 트랜지스터의 기판 전위는 기판 전위 제어 신호발생 회로(12)와 기판 전위 제어 회로(13)에 의하여 제어된다. 동일하게 그의 각각의 소스 전위는 소스 전위 제어 신호 발생 회로(15)와 소스 전위 제어 회로(16)에 의하여 제어된다. 도 10 및 도 11은 각각 일반적인 펄스 발생기 및 래치의 회로도이다.Next, an example in which the substrate potential control and the source potential control are applied to a circuit using a clock tree, a pulse generator, and a latch as described above with reference to FIG. 4 will be described. In FIG. 4, reference numerals 31, 32, 33, and 34 denote inverters forming a clock tree. Reference numeral 35 is a pulse generator for generating a pulse waveform from a clock signal, and reference numeral 36 is a latch. The substrate potential of the MOS transistor included in the pulse generator 35 and the substrate potential of the MOS transistor included in the latch 36 are controlled by the substrate potential control signal generation circuit 12 and the substrate potential control circuit 13. Similarly, their respective source potentials are controlled by the source potential control signal generation circuit 15 and the source potential control circuit 16. 10 and 11 are circuit diagrams of a general pulse generator and latch, respectively.
먼저 도 4에 도시한 회로에 대해서 기판 전위 제어를 수행하는 일례를 설명하기로 한다. 도 5는 펄스 발생기(35)의 최종단에 연결된 MOS 트랜지스터의 기판 전위를 제어하는 경우의 파형도로서, 클록 파형, 출력 펄스 파형, PMOS 트랜지스터의 기판 전위 파형 및 NMOS 트랜지스터의 기판 전위 파형의 일례가 도시되고 있다.First, an example of performing substrate potential control with respect to the circuit shown in FIG. 4 will be described. FIG. 5 is a waveform diagram in the case of controlling the substrate potential of the MOS transistor connected to the final stage of the pulse generator 35. An example of the clock waveform, the output pulse waveform, the substrate potential waveform of the PMOS transistor, and the substrate potential waveform of the NMOS transistor are shown in FIG. It is shown.
일례에 따르면, 펄스 상승 시 PMOS 트랜지스터의 기판 전위에는 PMOS 순바이어스 전압 Vfp가 인가되고, NMOS 트랜지스터의 기판 전위에는 역바이어스 전압 Vbn이 인가된다. 이것은 PMOS 트랜지스터의 임계 전압의 절대치를 감소시켜 PMOS 트랜지스터의 턴온을 용이하게 하는 한편, NMOS 트랜지스터의 임계 전압의 절대치를 증대시켜 NMOS 트랜지스터의 턴온은 어렵게 된다. 전술의 프로세스 결과, 펄스는 보다 신속하게 상승할 수 있다.According to an example, when the pulse rises, the PMOS forward bias voltage Vfp is applied to the substrate potential of the PMOS transistor, and the reverse bias voltage Vbn is applied to the substrate potential of the NMOS transistor. This reduces the absolute value of the threshold voltage of the PMOS transistor to facilitate turn-on of the PMOS transistor, while increasing the absolute value of the threshold voltage of the NMOS transistor, making it difficult to turn on the NMOS transistor. As a result of the above process, the pulse can rise more quickly.
이와는 대조적으로 펄스 하강 시 펄스폭은 유지된다. 따라서 PMOS 통상 전위 Vdd는 PMOS 트랜지스터의 기판 전위에 인가되고 NMOS 통상 전위 Vss는 NMOS 트랜지스터의 기판 전위에 인가된다.In contrast, the pulse width is maintained when the pulse falls. Therefore, the PMOS normal potential Vdd is applied to the substrate potential of the PMOS transistor and the NMOS normal potential Vss is applied to the substrate potential of the NMOS transistor.
펄스가 하강하는 기간 동안, PMOS 트랜지스터에는 역바이어스 전압 Vbp이 인가되고 NMOS 트랜지스터에는 순바이어스 전압 Vfn이 인가된다. 이는 PMOS 트랜지스터의 임계 전압의 절대치를 증가시켜 PMOS 트랜지스터의 누설 전류의 흐름을 감소시킨다. 더욱이 잡음 내성을 증대시킬 수가 있다.During the period in which the pulse falls, the reverse bias voltage Vbp is applied to the PMOS transistor and the forward bias voltage Vfn is applied to the NMOS transistor. This increases the absolute value of the threshold voltage of the PMOS transistor, reducing the flow of leakage current in the PMOS transistor. Furthermore, noise immunity can be increased.
전술한 방식에서 펄스 파형을 유지하면서 고속의 저전력 소모를 특징으로 하는 펄스 발생기를 구성하도록 3개 종류의 전위가 선택되어 MOS 트랜지스터의 기판 전위로서 기판에 공급된다.Three kinds of potentials are selected and supplied to the substrate as the substrate potential of the MOS transistors so as to constitute a pulse generator characterized by high speed and low power consumption while maintaining the pulse waveform in the foregoing manner.
도 6은 래치(36)의 1 단에서 MOS 트랜지스터에 대해 기판 전위 제어를 수행하는 경우의 파형도이다. 파형도에서 래치에 입력되는 PMOS 트랜지스터의 기판 전위 파형과 NMOS 트랜지스터의 기판 전위 파형이 도시되고 있다. 상기 경우에 있어 입력 펄스 파형 Vp이 상승하면, 두 PMOS 트랜지스터 및 NMOS 트랜지스터에는 순바이어스 전압(Vfp 및 Vfn)이 인가되어 두 MOS 트랜지스터의 턴온을 용이하게 하여 고속의 동작을 가능하게 한다.FIG. 6 is a waveform diagram in the case where substrate potential control is performed for the MOS transistor at the first stage of the latch 36. In the waveform diagram, the substrate potential waveform of the PMOS transistor input to the latch and the substrate potential waveform of the NMOS transistor are shown. In this case, when the input pulse waveform Vp rises, forward bias voltages Vfp and Vfn are applied to the two PMOS transistors and the NMOS transistors, thereby facilitating turn-on of the two MOS transistors, thereby enabling high-speed operation.
입력 펄스 파형이 하강하면 두 PMOS 트랜지스터 및 NMOS 트랜지스터에는 역바이어스 전압(Vbp 및 Vbn)이 인가되어 두 MOS 트랜지스터의 턴온을 어렵게 하여 누설 전류의 흐름을 감소시켜 노이즈의 내성을 증대한다.When the input pulse waveform falls, reverse bias voltages (Vbp and Vbn) are applied to the two PMOS transistors and the NMOS transistors, making it difficult to turn on the two MOS transistors, thereby reducing the flow of leakage current, thereby increasing noise immunity.
다음에, 도 7a는 도 5의 기판 전위 제어에 적합한 PMOS 제어 신호 발생 회로 및 PMOS 기판 전위 제어 회로의 일례를 도시한다. 도 7b는 도 5의 기판 전위 제어에 적합한 NMOS 제어 신호 발생 회로 및 NMOS 기판 전위 제어 회로의 일례를 도시한다.Next, FIG. 7A shows an example of a PMOS control signal generation circuit and a PMOS substrate potential control circuit suitable for the substrate potential control of FIG. 5. FIG. 7B shows an example of an NMOS control signal generation circuit and an NMOS substrate potential control circuit suitable for the substrate potential control of FIG. 5.
도 7a에서 도면 부호 601은 PMOS 제어 신호 발생 회로이고, 도면 부호 602는 PMOS 기판 전위 제어 회로이며, 도면 부호 603,604,605는 지연 조정 회로이다. 지연 조정 회로는 기판 전위의 전이 시각에 대해서 사전에 지연값을 조정한다. 1단의 지연 조정 회로(603)의 출력 단자는 PMOS 순바이어스 전압 Vfp을 공급하는 MOS 트랜지스터 Qp1의 게이트에 접속된다. 2단의 지연 조정 회로(604)의 출력 단자는 통상 전위 Vdd를 공급하는 MOS 트랜지스터 Qp2의 게이트에 접속된다. 3단의 지연 조정 회로(605)의 출력 단자는 역바이어스 전압 Vbp을 공급하는 MOS 트랜지스터 Qp3의 게이트에 접속된다.In Fig. 7A, reference numeral 601 denotes a PMOS control signal generation circuit, reference numeral 602 denotes a PMOS substrate potential control circuit, and reference numerals 603, 604 and 605 denote delay adjustment circuits. The delay adjustment circuit adjusts the delay value in advance with respect to the transition time of the substrate potential. The output terminal of the first stage delay adjustment circuit 603 is connected to the gate of the MOS transistor Qp1 which supplies the PMOS forward bias voltage Vfp. The output terminal of the two stage delay adjustment circuit 604 is normally connected to the gate of the MOS transistor Qp2 which supplies the potential Vdd. The output terminal of the three stage delay adjustment circuit 605 is connected to the gate of the MOS transistor Qp3 which supplies the reverse bias voltage Vbp.
도 7a에 도시한 회로에 의하여 클록 신호 CLK가 상승하면, 지연 조정 회로(603)로부터의 지연값이 증대하여 MOS 트랜지스터 Qp1가 턴온되며, PMOS 기판에는 순바이어스 전압 Vfp이 인가된다. 다음에 지연 조정 회로(604)로부터의 지연값이 증대하여 MOS 트랜지스터 Qp2는 턴온되고, MOS 트랜지스터 Qp1는 턴오프되며, PMOS 기판에는 통상 전위 Vdd가 공급된다. 다음에, 지연 조정 회로(605)로부터의 지연값이 증대하여 MOS 트랜지스터 Qp3가 턴온되고 MOS 트랜지스터 Qp1 및 Qp2는 턴오프되어 PMOS 기판에는 역바이어스 전압 Vbp이 인가된다.When the clock signal CLK rises by the circuit shown in Fig. 7A, the delay value from the delay adjustment circuit 603 increases, and the MOS transistor Qp1 is turned on, and the forward bias voltage Vfp is applied to the PMOS substrate. Next, the delay value from the delay adjustment circuit 604 increases, the MOS transistor Qp2 is turned on, the MOS transistor Qp1 is turned off, and the potential Vdd is normally supplied to the PMOS substrate. Next, the delay value from the delay adjustment circuit 605 increases, the MOS transistor Qp3 is turned on, the MOS transistors Qp1 and Qp2 are turned off, and the reverse bias voltage Vbp is applied to the PMOS substrate.
전술의 구성은 또한 NMOS 제어 신호 발생 회로와 NMOS 기판 전위 제어 회로의 경우에도 실현 가능하다.The above configuration can also be realized in the case of the NMOS control signal generation circuit and the NMOS substrate potential control circuit.
도 7b에서 도면 부호 606은 NMOS 제어 신호 발생 회로이고, 도면 부호 607은 NMOS 기판 전위 제어 회로이며, 도면 부호 608,609,610은 지연 조정 회로이다. 1 단의 지연 조정 회로(608)의 출력 단자는 NMOS 역바이어스 전압 Vbn을 공급하는 MOS 트랜지스터 Qn1의 게이트에 접속된다. 2단의 지연 조정 회로(609)의 출력 단자는 통상 전위 Vss를 공급하는 MOS 트랜지스터 Qn2의 게이트에 접속된다. 3단의 지연 조정 회로(610)의 출력 단자는 순바이어스 전압 Vfn을 공급하는 MOS 트랜지스터 Qn3의 게이트에 접속된다.In FIG. 7B, reference numeral 606 denotes an NMOS control signal generation circuit, 607 denotes an NMOS substrate potential control circuit, and reference numerals 608, 609, and 610 denote a delay adjustment circuit. The output terminal of the first stage delay adjustment circuit 608 is connected to the gate of the MOS transistor Qn1 which supplies the NMOS reverse bias voltage Vbn. The output terminal of the two-stage delay adjustment circuit 609 is normally connected to the gate of the MOS transistor Qn2 which supplies the potential Vss. The output terminal of the three-stage delay adjustment circuit 610 is connected to the gate of the MOS transistor Qn3 which supplies the forward bias voltage Vfn.
도 7b에 도시한 회로에 의하여 클록 신호 CLK가 상승하면, 지연 조정 회로(608)로부터의 지연값이 증대하여 MOS 트랜지스터 Qn1가 턴온되며, NMOS 기판에는 역바이어스 전압 Vbn이 인가된다. 다음에 지연 조정 회로(609)로부터의 지연값이 증대하여 MOS 트랜지스터 Qn2는 턴온되고, MOS 트랜지스터 Qn1는 턴오프되며, NMOS 기판에는 통상 전위 Vss가 공급된다. 다음에, 지연 조정 회로(610)로부터의 지연값이 증대하여 MOS 트랜지스터 Qn3가 턴온되고, MOS 트랜지스터 Qn1 및 Qn2는 턴오프되어 NMOS 기판에는 순바이어스 전압 Vfn이 인가된다.When the clock signal CLK rises by the circuit shown in Fig. 7B, the delay value from the delay adjustment circuit 608 increases, and the MOS transistor Qn1 is turned on, and the reverse bias voltage Vbn is applied to the NMOS substrate. Next, the delay value from the delay adjustment circuit 609 increases, the MOS transistor Qn2 is turned on, the MOS transistor Qn1 is turned off, and the potential Vss is normally supplied to the NMOS substrate. Next, the delay value from the delay adjustment circuit 610 increases, the MOS transistor Qn3 is turned on, the MOS transistors Qn1 and Qn2 are turned off, and the forward bias voltage Vfn is applied to the NMOS substrate.
다음에는 도 4에 도시한 회로에 의하여 소스 전위 제어를 수행하는 일례에 대해서 설명하기로 한다. 도 8은 펄스 발생기(35)의 1단에 연결된 MOS 트랜지스터의 소스 전위를 제어하는 경우의 파형도로서 파형도는 클록 파형, 출력 펄스 파형, PMOS 트랜지스터의 소스 전위 파형 및 NMOS 트랜지스터의 소스 전위 파형의 일례도이다.Next, an example of performing source potential control by the circuit shown in FIG. 4 will be described. FIG. 8 is a waveform diagram in the case of controlling the source potential of the MOS transistor connected to the first stage of the pulse generator 35. The waveform diagram shows the clock waveform, the output pulse waveform, the source potential waveform of the PMOS transistor, and the source potential waveform of the NMOS transistor. This is an example.
일례에 의하면, 펄스 상승 시 PMOS 트랜지스터의 소스 전위에는 PMOS 고전압 Vhp이 인가되며 NMOS 트랜지스터의 소스 전위에는 NMOS 저전위 Vln가 인가된다. 이렇게 하여 펄스는 신속하게 상승할 수가 있다.According to an example, when the pulse rises, the PMOS high voltage Vhp is applied to the source potential of the PMOS transistor, and the NMOS low potential Vln is applied to the source potential of the NMOS transistor. In this way, the pulse can rise quickly.
펄스 하강 시 PMOS 트랜지스터의 소스 전위에는 PMOS 통상 전위 Vdd가 인가되며 NMOS 트랜지스터의 소스 전위에는 NMOS 통상 전위 Vss가 인가된다. 펄스가 하강하는 기간 동안 PMOS 트랜지스터는 턴오프되고 소스 전위에는 통상 전위 Vss가 인가된다. 이렇게 하여 PMOS 트랜지스터의 누설 전류 흐름이 제어되어 PMOS 트랜지스터의 누설 전류 흐름이 제어되고 잡음으로 인한 영향을 줄일 수가 있다. NMOS 트랜지스터의 소스 전위에는 통상 전압 Vss이 인가된다.When the pulse falls, the PMOS normal potential Vdd is applied to the source potential of the PMOS transistor, and the NMOS normal potential Vss is applied to the source potential of the NMOS transistor. During the falling period of the pulse, the PMOS transistor is turned off and the potential Vss is normally applied to the source potential. In this way, the leakage current flow of the PMOS transistor is controlled so that the leakage current flow of the PMOS transistor is controlled and the influence of noise is reduced. The voltage Vss is normally applied to the source potential of the NMOS transistor.
도 9는 도 4에 도시한 회로에서 래치(36)의 1단의 트랜지스터에 대한 소스 전위 제어를 수행하는 경우의 파형도로서, 입력 펄스 파형, PMOS 트랜지스터의 소스 전위 파형, NMOS 트랜지스터의 소스 전위 파형의 일례가 도시되고 있다.FIG. 9 is a waveform diagram in the case of performing source potential control for the transistors of the first stage of the latch 36 in the circuit shown in FIG. 4, wherein the input pulse waveform, the source potential waveform of the PMOS transistor, and the source potential waveform of the NMOS transistor are shown in FIG. An example of this is shown.
펄스 상승 시 PMOS 트랜지스터의 소스 전위에는 PMOS 고전위 Vhp가 인가되고, NMOS 트랜지스터의 소스 전위에는 NMOS 저전위 Vln가 인가됨으로써 동작의 가속화가 달성된다. 그로부터 더 이상 고속 동작이 필요치 않아 두 PMOS 및 NMOS 트랜지스터에는 통상 전압이 인가되어 누설 전류 흐름을 감소시킨다. 이렇게 하여 고속 동작 및 저전력 소모가 가능한 래치 회로를 실현할 수가 있다.When the pulse rises, the PMOS high potential Vhp is applied to the source potential of the PMOS transistor, and the NMOS low potential Vln is applied to the source potential of the NMOS transistor, thereby accelerating the operation. Since high speed operation is no longer necessary, the voltage is typically applied to both PMOS and NMOS transistors to reduce leakage current flow. In this way, a latch circuit capable of high speed operation and low power consumption can be realized.
지금까지 설명한 실시예에 의하면, 기판 전위 및/또는 소스 전위는 제어 대상 회로 내에서 발생한 제어 신호에 의거하여 제어된다. 따라서 본 발명은 종래 기술에 비해 원활한 전력 제어를 실현할 수 있으며, 제어 대상 전체 회로의 대기 상태 및 활성 상태를 반도체 집적 회로의 외부 신호에 의거 서로 전환하거나 게이트 전압 및 기판 전압은 단순히 서로에 대해서 인터페이스된다. 특히 제어 대상 전체 회로가 활성 상태에 있을 지라도, 제어 대상 회로의 턴오프 MOS 트랜지스터에는 역바이어스 전압이 인가되고 제어 대상 회로의 턴온 MOS 트랜지스터에는 순바이어스 전압이 인가되도록 제어를 수행할 수가 있다.According to the embodiments described so far, the substrate potential and / or the source potential are controlled based on the control signal generated in the control target circuit. Accordingly, the present invention can realize smooth power control compared to the prior art, and the standby state and the active state of the entire circuit to be controlled are switched to each other based on an external signal of the semiconductor integrated circuit, or the gate voltage and the substrate voltage are simply interfaced with each other. . In particular, even when the entire circuit to be controlled is in an active state, the control can be performed such that a reverse bias voltage is applied to the turn-off MOS transistor of the control circuit and a forward bias voltage is applied to the turn-on MOS transistor of the circuit to be controlled.
또한, 본 발명의 일실시예에 의하면 다음과 같은 부차적인 효과가 기대된다. CMOS 회로에서 MOS 트랜지스터의 온/오프 전환 시, PMOS 트랜지스터 및 NMOS 트랜지스터를 통해 VDD에서 VSS로 흐르는 관통 전류가 발생된다. 본 발명의 일실시예에 의하면, 관통 전류를 감소시키기 위해 턴오프 MOS 트랜지스터의 임계 전압의 절대치를 크게 설정한다. 그 결과 IR 드롭이 감소되고 IR 드롭으로 인한 지연 변동성은 감소된다.In addition, according to one embodiment of the present invention, the following secondary effects are expected. When switching the MOS transistor on and off in the CMOS circuit, a through current flowing from VDD to VSS is generated through the PMOS transistor and the NMOS transistor. According to one embodiment of the present invention, the absolute value of the threshold voltage of the turn-off MOS transistor is set large to reduce the through current. As a result, the IR drop is reduced and delay variability due to the IR drop is reduced.
본 발명에 의하면, 제어 대상 회로는 펄스 발생기와 래치를 채용하고 있지만 다른 회로들에도 적용 가능하다.According to the present invention, the circuit to be controlled uses a pulse generator and a latch, but can be applied to other circuits.
도 4에 도시한 회로에서 인버터는 펄스 발생기에 접속되어 있다. 복수의 펄스 발생기가 인버터에 접속되는 경우, 복수의 펄스 발생기를 기판 전위 제어 회로 또는 소스 전위 제어 회로에 의하여 제어함으로써 전력 소모를 더 줄일 수가 있다. 반도체 집적 회로에서 클록 트리는 대규모의 전력을 요한다. 그러므로 클록 트리에 접속된 MOS 트랜지스터의 기판 전위 또는 소스 전위 제어 시 지연을 유지하면서 전력 소모를 효율적으로 저감할 수가 있다.In the circuit shown in Fig. 4, the inverter is connected to a pulse generator. When a plurality of pulse generators are connected to the inverter, power consumption can be further reduced by controlling the plurality of pulse generators by the substrate potential control circuit or the source potential control circuit. In semiconductor integrated circuits, the clock tree requires a large amount of power. Therefore, power consumption can be efficiently reduced while maintaining a delay in controlling the substrate potential or the source potential of the MOS transistor connected to the clock tree.
제어 대상 회로가 할당 및 배선에 관한 정보를 고려하여 클록 트리로 구성되지 않는 경우, 인접하여 위치하며 논리적으로 동일하게 동작하는 MOS 트랜지스터는 클록 트리 이외의 회로의 전력 소모를 효율적으로 줄이기 위해 기판 전위 제어 회로 또는 소스 전위 제어 회로에 의해서 제어된다.When the circuit to be controlled is not configured as a clock tree in consideration of the information on allocation and wiring, the adjacently located MOS transistors that operate logically identically can control the substrate potential to effectively reduce power consumption of circuits other than the clock tree. Controlled by a circuit or a source potential control circuit.
본 발명은 전술의 실시예에 제한되지 않으며 당업자라면 본 발명의 기술 사상의 범위 내에서의 각종 수정을 행할 수가 있다.The present invention is not limited to the above-described embodiments, and those skilled in the art can make various modifications within the scope of the technical idea of the present invention.
본 발명에 의한 반도체 집적 회로는 기판 전위 및/또는 소스 전위를 제어 대상 회로에서 발생한 제어 신호에 의거하여 제어함으로써, 원활한 전력 제어를 실현할 수 있어 소비 전력이 저감되고 고속의 동작이 가능하며, 크로스토크의 영향으로 인한 글리치 잡음에 대한 내성이 증대된다.In the semiconductor integrated circuit according to the present invention, smooth power control can be realized by controlling the substrate potential and / or the source potential based on a control signal generated in the control target circuit, thereby reducing power consumption and enabling high-speed operation and crosstalk. Increased resistance to glitch noise due to the
도 1은 본 발명의 일실시예에 따른 반도체 집적 회로의 구성을 도시하는 블록도.1 is a block diagram showing a configuration of a semiconductor integrated circuit according to an embodiment of the present invention.
도 2는 본 발명의 일실시예에 따른 반도체 집적 회로의 구성을 도시하는 블록도.2 is a block diagram showing a configuration of a semiconductor integrated circuit according to an embodiment of the present invention.
도 3은 본 발명의 일실시예에 따른 반도체 집적 회로의 제어 대상 회로, 기판 전위 제어 회로 및 소스 전위 제어 회로의 특정예를 도시하는 블록도.3 is a block diagram showing a specific example of a control target circuit, a substrate potential control circuit, and a source potential control circuit of a semiconductor integrated circuit according to an embodiment of the present invention.
도 4는 본 발명의 일실시예에 따른 반도체 집적 회로의 블록도로서, 제어 대상 회로는 펄스 발생기와 래치로 구성된다.4 is a block diagram of a semiconductor integrated circuit according to an embodiment of the present invention, in which a control target circuit includes a pulse generator and a latch.
도 5는 본 발명의 일실시예에 따른 펄스 발생기에 의하여 기판 전위 제어를 수행하는 경우를 도시하는 파형도.5 is a waveform diagram showing a case where substrate potential control is performed by a pulse generator according to an embodiment of the present invention.
도 6은 본 발명의 일실시예에 따른 래치에 의하여 기판 전위 제어를 수행하는 경우를 도시하는 파형도.6 is a waveform diagram showing a case where substrate potential control is performed by a latch according to an embodiment of the present invention;
도 7a는 본 발명의 일실시예에 따른 PMOS 제어 신호 발생 회로와 PMOS 기판 전위 제어 회로의 특정 회로 구성을 도시하는 회로도.FIG. 7A is a circuit diagram showing a specific circuit configuration of a PMOS control signal generation circuit and a PMOS substrate potential control circuit according to an embodiment of the present invention. FIG.
도 7b는 본 발명의 일실시예에 따른 NMOS 제어 신호 발생 회로와 NMOS 기판 전위 제어 회로의 특정 회로 구성을 도시하는 회로도.7B is a circuit diagram showing a specific circuit configuration of an NMOS control signal generation circuit and an NMOS substrate potential control circuit according to an embodiment of the present invention.
도 8은 본 발명의 일실시예에 따른 펄스 발생기에 의하여 소스 전위 제어를 수행하는 경우를 도시하는 파형도.8 is a waveform diagram showing a case where source potential control is performed by a pulse generator according to an embodiment of the present invention;
도 9은 본 발명의 일실시예에 따른 래치에 의하여 소스 전위 제어를 수행하는 경우를 도시하는 파형도.9 is a waveform diagram showing a case where source potential control is performed by a latch according to one embodiment of the present invention;
도 10은 본 발명에 따른 펄스 발생기의 특정 구성예를 도시하는 회로도.10 is a circuit diagram showing a specific configuration example of a pulse generator according to the present invention.
도 11은 본 발명에 따른 래치의 특정 구성예를 도시하는 회로도.Fig. 11 is a circuit diagram showing a specific configuration example of a latch according to the present invention.
※도면의 주요 부분에 대한 부호의 설명※※ Explanation of code for main part of drawing ※
11 제어 대상 회로11 Control Target Circuit
11a 논리 회로11a logic circuit
12 기판 전위 제어신호 발생 회로12 substrate potential control signal generation circuit
13 기판 전위 제어 회로13 substrate potential control circuit
14 기판 전위 제어 신호14 substrate potential control signal
15 소스 전위 제어 신호 발생 회로15 source potential control signal generation circuit
16 소스 전위 제어 회로16 source potential control circuit
17 소스 전위 제어 신호17 Source Potential Control Signal
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