KR960004565B1

KR960004565B1 - Clock synchronous logic circuit of synchronous random access memory device

Info

Publication number: KR960004565B1
Application number: KR1019940000845A
Authority: KR
Inventors: 권국환
Original assignee: 삼성전자주식회사; 김광호
Priority date: 1994-01-18
Filing date: 1994-01-18
Publication date: 1996-04-09
Also published as: KR950024428A

Abstract

The circuit is for synchronizing the input signal of a synchronous random access memory device. The circuit includes a first pull-up transistor for supplying power to the next stage according to the voltage level of input data, a second pull-up transistor for supplying power to a first node, a first pull-down transistor for discharging a first node according to inverted clock signal, a second pull-down transistor for discharging a first node according to the voltage level of input data, bipolar transistor for supplying power to a second node, a third pull down transistor for discharging a second node according to inverted system clock signal, and a fourth transistor for discharging a second node according to the voltage level of input data.

Description

Clock Synchronization Logic Circuit of Synchronous Random Access Memory Device

제1도는 종래기술에 의한 동기랜덤액세스메모리장치의 클럭동기 논리회로도.1 is a clock synchronization logic circuit of a synchronous random access memory device according to the prior art.

제2도는 본 발명에 의한 동기랜덤액세스메모리장치의 클럭동기 논리회로의 일 실시예를 보여주는 회로도.2 is a circuit diagram showing one embodiment of a clock synchronization logic circuit of a synchronous random access memory device according to the present invention.

제3도는 제3a도와 제3b도로 이루어지며, 제3a도는 제2도의 클럭동기 논리회로에서의 ＂하이＂→＂로우＂출력특성을 보여주는 파형도이고, 제3b도는 제2도의 클럭동기 논리회로에서의 ＂로우＂→＂하이＂출력특성을 보여주는 파형도.3A and 3B are waveform diagrams showing the high-to-low output characteristics of the clock synchronization logic circuit of FIG. 2. FIG. 3B is a waveform diagram illustrating the clock synchronization logic circuit of FIG. Waveform diagram showing low to high output characteristics.

제4도는 본 발명에 의한 동기랜덤액서스메모리장치의 클럭동기 논리회로의 다른 실시예를 보여주는 회로도.4 is a circuit diagram showing another embodiment of a clock synchronization logic circuit of a synchronous random access memory device according to the present invention.

제5도는 본 발명에 의한 동기랜덤액세스메모리장치의 클럭동기 논리회로의 또 다른 실시예를 보여주는 회로도.5 is a circuit diagram showing another embodiment of a clock synchronization logic circuit of a synchronous random access memory device according to the present invention.

본 발명은 시스템클럭(system clock)에 동기하여 칩 내부의 각 회로들이 동작하는 동기랜덤액세스메모리장치(synchronous random access memory device)에 관한 것으로, 특히 입력신호를 시스템클럭에 동기하여 정형출력하는 클럭동기 논리회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a synchronous random access memory device in which circuits in a chip operate in synchronization with a system clock. Particularly, the present invention relates to a clock synchronization for outputting an input signal to a system clock. It relates to a logic circuit.

고속의 클럭속도를 가지는 시스템클럭에 비해 메모리장치에서의 데이타 엑세스속도는 크게 못 미치고 있음은 미리 잘 알려져 있는 사실이다. 이러한 것을 극복하고 고속의 시스템클럭에 근접한 데이타액세스속도를 갖기 위해 제안된 기술이 동기랜덤액세스메모리장치이다. 이 동기랜덤액세스메모리장치는, 통상의 메모리장치가 시스템으로부터 공급되는 로우어드레스스트로우브(row address strobe)신호인와 컬럼어드레스스트로우브(coumn address strobe) 신호인의 입력에 동기하여 데이타의 액세스동작이 이루어지는 것에 반하여, 고속의 시스템클럭을 시스템클럭입력전용 핀(PIN)을 통해 입력하고 이 입력되는 시스템클럭에 동기하여 데이타의 액세스동작이 이루어지는 것이다. 한편 이와 같은 동기랜덤액세스메모리장치에서 예컨대 입력버퍼와 같은 논리회로는 시스템클럭에 동기하여 그 동작이 이루어지며, 그 동작속도가 고속화되어야 함은 용이하게 예측할 수 있는 사실이다.It is well known that the data access speed in a memory device is much lower than that of a system clock having a high clock speed. To overcome this problem and to have a data access speed close to a high system clock, a synchronous random access memory device is proposed. This synchronous random access memory device is a row address strobe signal from which a normal memory device is supplied from the system. And the column address strobe signal While the data access operation is performed in synchronism with the input of, the high-speed system clock is input through the system clock input dedicated pin and the data access operation is performed in synchronization with the input system clock. On the other hand, in such a synchronous random access memory device, a logic circuit such as, for example, an input buffer is operated in synchronization with a system clock, and it is easy to predict that the operation speed should be increased.

이와 관련하여 제1도는 종래기술에 의한 동기랜덤액세스메모리장치의 클럭동기 논리회로를 도시하고있다. 제1도의 구성은 다음과 같다. 외부로부터 입력되는 신호인 IN을 입력하는 인버터(inverter) 2와, 이 인버터 2의 출력단자와 접속노드 8과의 사이에 채널이 형성된 피모오스(PMOS)트랜지스터 4와 엔모오스(NMOS)트랜지스터 6으로 이루어진 트랜스미션게이트(transmission gate)와, 접속노드 8와 출력노드 14와 의 사이에 형성되어 서로 래치(latch)접속되는 2개의 인버터 10. 12로 이루어진 래치회로로 이루어진다. 이와 같은 구성에서 점선원으로 나타나 있는 바와 같이 통상의 씨모오스(CMOS)회로로 이루어진 인버터 10의 피모오스트랜지스터 16은 채널이 다른 트랜지스터들 보다 상당히 크게 된다. CLK와 이 CLK의 반전신호인는 시스템클럭이 씨모오스레벨의 내부신호로 정형된 클럭이다. 제1도의 구성에 따른 동작특성은 다음과 같다. 시스템클럭 CLK가 ＂하이＂로 그리고가 ＂로우＂로 입력되면 트랜스미션게이트(4,6)의 피모오스트랜지스터 4와 엔모오스트랜지스터 6은 모두 도통(turn-on)하게 된다. 그래서 인버터 2를 입력되는 신호 IN은 래치회로(10,12)에서 래치된다. 한편 이때 시스템클럭 CLK가 ＂로우＂로 그리고가 ＂하이＂로 입력되면 트랜스미션게이트(4,6)의 피모오스트랜지스터 4와 엔모오스트랜지스터 6은 모두 비도통(turn-off)하게 된다. 따라서 입력신호 IN의 전압 레벨이 변화되어도 레치회로(10, 12)에 저장된 신호는 이에 영향을 받지 않고 OUT으로 출력된다. 이러한 제1도의 클럭동기 논리회로의 동작속도 즉, 입력신호 IN으로부터 OUT이 출력되는 속도는, 입력신호 IN의 신호가 트랜스미션게이트(4,6)를 통과할 때 이 트랜스미션게이트(4,6)가 공급전원 VDD 또는 GND에 접속된 구성이 아님에 의해 인버터 2의 출력구동에 의해 그 속도가 결정된다. 따라서 동작속도가 느려지게 되고 출력신호 OUT의 속도(speed)를 빠르게 하기 위해 인버터 10의 크기를 크게 하면, 이때 인버터 2는 트랜스미션게이트(4,6)를 거쳐서 인버터를 10을 구동하여야 하므로 출력신호 OUT의 속도가 저하된다. 한편 이러한 현상은 출력노드 14에 걸리는 로딩(loading)이 커질수록 상대적으로 더욱 느려지게 되는 바, 고속의 데이타액세스동작을 수행하여야 하는 동기랜덤액세스메모리장치의 클럭동기 논리회로로서 적합하지 못한 것으로 평가되어질 수 있다.1 shows a clock synchronization logic circuit of a synchronous random access memory device according to the prior art. The configuration of FIG. 1 is as follows. Inverter 2 for inputting IN, which is a signal input from the outside, and PMOS transistor 4 and NMOS transistor 6 in which a channel is formed between the output terminal of the inverter 2 and the connection node 8. And a latch circuit composed of a transmission gate formed between the connection node 8 and the output node 14 and two inverters 10. 12 connected to each other and latched. As shown by the dotted line in such a configuration, the PMOS transistor 16 of the inverter 10 made of a conventional CMOS circuit has a channel larger than that of other transistors. CLK and the inverted signal of this CLK Is a clock whose system clock is formatted as an internal signal at the CMOS level. Operation characteristics according to the configuration of FIG. 1 are as follows. System clock CLK Is input as a low, both PMO transistor 4 and ENMO transistor 6 of the transmission gates 4 and 6 are turned on. Thus, the signal IN input to the inverter 2 is latched in the latch circuits 10 and 12. At the same time, the system clock CLK Is input to “high”, both PMO transistors 4 and ENMO transistors 6 of the transmission gates 4 and 6 are turned off. Therefore, even if the voltage level of the input signal IN is changed, the signal stored in the latch circuits 10 and 12 is output to OUT without being affected by this. The operation speed of the clock synchronization logic circuit of FIG. 1, that is, the speed at which OUT is output from the input signal IN, is determined by the transmission gates 4 and 6 when the signal of the input signal IN passes through the transmission gates 4 and 6. The speed is determined by the output drive of inverter 2 by the configuration not connected to the supply power supply VDD or GND. Therefore, if the size of the inverter 10 is increased in order to reduce the operating speed and speed up the output signal OUT, then the inverter 2 must drive the inverter 10 through the transmission gates 4 and 6, so the output signal OUT The speed of decreases. On the other hand, this phenomenon becomes relatively slower as the loading on the output node 14 becomes larger, which is not suitable as a clock synchronization logic circuit of a synchronous random access memory device that needs to perform a high speed data access operation. Can be.

따라서 본 발명의 목적은 동기랜덤액세스메모리장치에 있어서 입력신호에 대한 신호전송속도를 고속으로 실현하는 클럭동기 논리회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a clock synchronization logic circuit which realizes a high signal transmission rate for an input signal in a synchronous random access memory device.

본 발명의 다른 목적은 출력노드에 걸리는 로딩이 크게 발생되어도 최소의 지연시간으로 고속의 신호전송동작을 수행하는 동기랜덤액세스메모리장치의 클럭동기 논리회로를 제공함에 있다.Another object of the present invention is to provide a clock synchronization logic circuit of a synchronous random access memory device which performs a high speed signal transmission operation with a minimum delay time even when a large load on an output node is generated.

본 발명의 또다른 목적은 시스템클럭에 동기하여 데이타를 고속으로 래치출력하는 동기랜덤액세스메모리장치의 클럭동기 논리회로를 제공함에 있다.It is another object of the present invention to provide a clock synchronization logic circuit of a synchronous random access memory device which latches data at high speed in synchronization with a system clock.

이러한 본 발명의 목적들을 달성하기 위한 본 발명은, 바이씨모오스(BiCMOS)회로로 이루어지는 크럭동기 논리회로를 향한 것이다.The present invention for achieving the objects of the present invention is directed to a clock-synchronous logic circuit consisting of a BiCMOS circuit.

상기 본 발명에 의한 클럭동기 논리회로는, 씨모오스회로의 출력신호에 응답하여 스위칭동작하는 바이폴라트랜지스터와, 이 바이폴라트랜지스터의 스위칭동작에 응답되는 출력노드의 전압레벨을 래치출력하는 래치회로를 구비하는 바이씨모오스회로임을 그 요지로 한다.The clock synchronization logic circuit according to the present invention includes a bipolar transistor for switching operation in response to an output signal of the CMOS circuit, and a latch circuit for latching and outputting a voltage level of an output node in response to the switching operation of the bipolar transistor. That's the point.

상기 본 발명에 의한 동기랜덤액세스메모리장치의 클럭동기 논리회로는, 공급전원단자에 채널이 접속되고 입력신호의 전압레벨에 응답하여 공급전원을 공급하는 제1풀엎트랜지스터와, 시스템클럭의 입력에 응답하여 스위치동작하고 제1풀엎트랜지스터로 공급되는 공급전원을 소정의 제1노드로 공급하는 제2풀엎트랜지스터와, 시스템클럭의 반전입력에 응답하여 스위칭동작하고 제1노드에 공급된 전압을 방전경로로 전송하는 제1풀다운트랜지스터와, 입력신호의 전압레벨에 응답하여 제1풀다운트랜지스터를통해 전송된 제1노드의 전압을 전자전압단자로 방전하는 제2풀다운트랜지스터와, 제1노도의 전압레벨에 응답하여 스위칭동작하고 공급전원을 출력노드로 되는 제2노드에 공급하는 바이폴라트랜지스터와, 시스템클럭의 반전입력에 응답하여 스위칭동작하고 제2노드에 공급된 전압을 방전경로로 전송하는 제3풀다운트랜지스터와, 입력신호의 전압레벨에 응답하여 제3풀다운트랜지스터를 통해 전송된 제2노드의 전압을 접지전압단자로 방전하는 제4풀다운트랜지스터와, 제2노드에 공급되는 전압을 래치하는 래치회로를 구비함을 특징으로 한다.The clock synchronization logic circuit of the synchronous random access memory device according to the present invention includes a first pull transistor for supplying supply power in response to a voltage level of an input signal connected to a supply power supply terminal, and a response to an input of a system clock. A second pull transistor, which switches and supplies the supply power supplied to the first pull transistor to a predetermined first node, and switches in response to an inverting input of the system clock, and discharges the voltage supplied to the first node to the discharge path. A first pull-down transistor for transmitting, a second pull-down transistor for discharging the voltage of the first node transmitted through the first pull-down transistor to the electronic voltage terminal in response to the voltage level of the input signal, and a voltage level of the first exposure In response to the inverting input of the system clock and the bipolar transistor for supplying the supply power to the second node serving as the output node. A third pull-down transistor which transfers the voltage supplied to the second node to the discharge path and the voltage of the second node transmitted through the third pull-down transistor to the ground voltage terminal in response to the voltage level of the input signal. And a fourth pull-down transistor and a latch circuit for latching a voltage supplied to the second node.

이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다. 도면들중 동일한 부품들은 가능한한 어느곳에서든지 동일한 부호들은 나타내고 있음을 유의하여야 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be noted that the same parts in the figures represent the same reference signs wherever possible.

여기서 사용되는 ＂시스템클럭＂이라는 용어는 칩 외부 시스템으로부터 공급되는 시스템클럭이 칩 내부의 입력버퍼를 거쳐 내부신호로 정형된 클럭을 나타낸다. 후술되는 본 발명에 의한 클럭동기 논리회로는, 그 논리구성상 바이씨모오스 인버터회로구성으로 실시되며, 이러한 회로는 특히 칩 외부로부터 공급되는 어드레스 또는 제어신호를 시스템클럭을 동기하여 칩 내부로 공급하는 입력버퍼와 같은 회로로 실현될 수 있음을 미리 밝혀둔다.The term " system clock " as used herein refers to a clock in which a system clock supplied from an off-chip system passes through an input buffer inside the chip and is shaped as an internal signal. The clock synchronization logic circuit according to the present invention, which will be described later, is implemented in a bicymos inverter circuit configuration in terms of its logic structure, and this circuit is particularly used to supply an address or control signal supplied from the outside of the chip into the chip in synchronization with the system clock. Note that it can be realized in the same circuit as the input buffer.

제2도는 본 발명에 의한 클럭동기 논리회로의 일 실시예를 도시하고 있다. 그 구성은 다음과 같다. 즉, 제2도의 클럭동기 논리회로는, 공급전원 VDD단자에 채널이 접속되고 입력신호 IN의 전압레벨에 응답하여 공급전원 VDD를 공급하는 제1풀엎트랜지스터 22와, 시스템클럭의 반전신호의 입력에 응답하여 스위칭동작하고 제1풀엎트랜지스터 22로부터 공급되는 공급전원 VDD를 제1노드 30으로 공급하는 제2풀엎트랜지스터 24와, 시스템클럭 CLK의 입력에 응답하여 스위칭동작하고 제1노드 30에 공급된 전압을 방전경로로 전송하는 제1풀다운트랜지스터 26과, 입력신호 IN의 전압레벨에 응답하여 제1풀다운트랜지스터 26를 통해 전송된 제1노드 30의 전압을 접지전압 GND단자로 방전하는 제2풀다운트랜지스터와 28과, 제1도의 30의 전압 레벨에 응답하여 스위칭동작하고 공급전원 VDD를 출력노드로 되는 제2노드 38에 공급하는 바이폴라트랜지스터 32와, 시스템클럭 CLK의 입력에 응답하여 스위칭동작하고 제2노드 38에 공급된 전압을 방전경로로 전송하는 제3풀다운트랜지스터 34와, 입력신호 IN의 전압레벨에 응답하여 제3풀다운 트랜지스터 34를 통해 전송된 제2노드 38의 전압을 접지전압 GND단자로 방전하는 제4풀다운트랜지스터 36과, 제2노드 38에 공급되는 전압을 래치하는 2개의 직렬연결된 인버터 40,42로 이루어지는 래치회로로 이루어진다. 제 3b도를 참조하면 OUT이 "로우"에서 "하이"로 천이하는 경우 0.5나노세컨드(ns)고속으로 천이하는 것을 알 수 있다.이와 같은 동시에서 제2도에 도시된 바와 같이 각 풀엎트랜지스터들은 그 특성상 피모오스트랜지스터로 실시하였고, 풀다운트랜지스터들은 그 특성상 엔모오스트랜지스터로 실시하였다. 그리고 바이폴라트랜지스터 32는 엔피엔(NPN)형 바이폴라트랜지스터로 실시하였다. 한편 입력신호 IN을 입력하는 인버터 20은 회로의 논리를 고려하는 추가된 것이다.2 shows one embodiment of a clock synchronization logic circuit according to the present invention. The configuration is as follows. That is, the clock synchronization logic circuit shown in FIG. 2 includes a first pull transistor 22 for supplying the supply power supply VDD in response to a voltage connected to the supply power supply VDD terminal and supplying the supply power supply VDD in response to the voltage level of the input signal IN, and the inverted signal of the system clock. Switching operation in response to an input of the second pull transistor 24 for supplying the power supply VDD supplied from the first pull transistor 22 to the first node 30, and switching in response to the input of the system clock CLK. A first pull-down transistor 26 that transmits the supplied voltage to the discharge path, and a second that discharges the voltage of the first node 30 transmitted through the first pull-down transistor 26 to the ground voltage GND terminal in response to the voltage level of the input signal IN. Switching operation in response to the pull-down transistor 28 and the voltage level of 30 in FIG. 1, bipolar transistor 32 supplying the supply power supply VDD to the second node 38 serving as the output node, and switching in response to the input of the system clock CLK. A third pull-down transistor 34 which transmits the voltage supplied to the second node 38 to the discharge path, and through the third pull-down transistor 34 in response to the voltage level of the input signal IN. Songdoen second node comprises a fourth pull-down transistor 36 and a second node 38. The latch circuit composed of two series-connected inverters 40 and 42 for latching the voltage supplied to the discharge voltage 38 to the ground voltage GND terminal of the. Referring to FIG. 3b, it can be seen that when the OUT transitions from "low" to "high", it transitions at a high speed of 0.5 nanoseconds (ns). At the same time, as shown in FIG. Due to its characteristics, it was carried out with the PMO transistor, and the pull-down transistors were carried out with the ENMO transistor. The bipolar transistor 32 was implemented as an NPN type bipolar transistor. On the other hand, the inverter 20 for inputting the input signal IN is added considering the logic of the circuit.

제2도의 구성에 따른 본 발명에 의한 클럭동기 논리회로의 동작특성을 설명하면 다음과 같다. 설명에 앞서 바이폴라(bipolar)트랜지스터의 특성을 간략히 설명하면 다음과 같다. 반도체집적회로에 있어서, 전압제어소자인 모오스(MOS)트랜지스터에 비해 바이폴라트랜지스터의 경우에는 전류제어소자로 특성상 보다 더 고속으로 동작가능하고 또한 구동력 또한 크게 할 수 있는 잇점이 있어 왔다. 그래서 대개 회로의 출력단을 구성하는 요지로서 바이폴라트랜지스터를 구비하는 기술이 제안되고 있는 실정이다. 여기서 본 발명에 의한 클럭동기 논리회로에서 바이폴라 트랜지스터 32는 시스템클럭에 의해 스위칭동작하는 피모오스트랜지스터 24와 엔모오스트랜지스터 26과의 사이에 접속된 제1노드 30에 따라 그 전류흐름이 결정됨을 유의하여야 할 것이다. 시스템클럭가 ＂하이＂, CLK가 ＂로우＂로 되면 제2풀엎트랜지스터 24와 제1풀다운트랜지스터 26과 제3풀다운트랜지스터 34가 각각 비도통하게 된다. 따라서 이때에는 입력신호 IN에 상관없이 OUT는 래치회로(40,42)가 이전에 저장하고 있던 데이타를 그대로 유지하게 된다. 여기서 시스템클럭가 ＂하이＂, CLK가 ＂로우＂로 천이(transition)하게 되면 제2풀엎트랜지스터 24와 제1풀다운트랜지스터 26과 제3풀다운트랜지스터 34가 도통하게 된다. 따라서 이때에는 입력신호 IN에 응답하는 OUT이 출력되며, 동시에 시스템클럭가 ＂하이＂, CLK가 ＂로우＂로 다시 천이하게 되면 OUT은 새롭게 갱신된 데이타를 래치회로(40,42)의 래치동작에 의해 그대로 유지하게 된다. 여기서 OUT 신호는 바이폴라트랜지스터 32에 의해 구동됨에 의해 ＂하이＂로 출력될 때 제1도의 회로에서의 신호보다 더 고속으로 출력하게 된다. 또한 OUT신호가 ＂로우＂로 될 때에서 바이폴라트랜지스터 32의 베이스(base)영역에 있던 전하들을 제1 및 제2풀다운트랜지스터 26 및 28이 쉽게 방전하므로, 이로부터 바이폴라트랜지스터는 비도통하게 되어 ＂로우＂데이타의 출력이 고속화하게 된다. 또한 이때 OUT신호가 다시 ＂하이＂로 될 때 바이폴라 트랜지스터 32가 도통되어야 하는데, 이 바이폴라트랜지스터 32의 베이스영역은 제2노드 38과 비교하게 되면 그 로딩이 아주 작기 때문에 제1노드 30에 공급전원 VDD를 공급하는 2개의 풀엎트랜지스터 22 및 24를 고려하더라도 고속으로 충전할 수 있게 된다. 한편 제2도의 구성에서 시스템클럭가 ＂로우＂, CLK가 ＂하이＂로 입력되고 입력신호 IN이 ＂하이＂로 입력되는 경우 제1노드 30이 ＂하이＂로 되고 이로부터 바이폴라트랜지스터 32에 의해 OUT이 ＂하이＂로 된 상태에서, 시스템클럭가 ＂하이＂, CLK가 ＂로우＂로 되어도 OUT은 래치회로(40,42)에 의해서 계속 ＂하이＂상태를 유지하게 되는데, 이때 제1노드 30이 오랜시간 후 잡음이나 누설전류로 인해 ＂로우＂로 변하여 바이폴라트랜지스터 32를 비도통하게 시켜도 OUT신호는 변함이 없음을 유의하여야 한다.Referring to the operation characteristics of the clock synchronization logic circuit according to the present invention according to the configuration of FIG. Prior to the description, the characteristics of the bipolar transistor will be briefly described as follows. In the semiconductor integrated circuit, the bipolar transistor has the advantage of being able to operate at a higher speed than the characteristics of the MOS transistor which is the voltage control element and to increase the driving force. Therefore, a technique for providing a bipolar transistor is generally proposed as a gist of the output stage of a circuit. Here, in the clock synchronization logic circuit according to the present invention, it should be noted that the bipolar transistor 32 has its current flow determined according to the first node 30 connected between the PMOS transistor 24 and the ENMO transistor 26 which are switched by the system clock. something to do. System clock When high and CLK become low, the second pull transistor 24, the first pull down transistor 26, and the third pull down transistor 34 become non-conducting, respectively. Therefore, at this time, regardless of the input signal IN, OUT maintains the data previously stored by the latch circuits 40 and 42 as they are. System clock When the high transition, CLK transitions to the low, the second pull transistor 24, the first pull-down transistor 26 and the third pull-down transistor 34 will conduct. Therefore, at this time, OUT corresponding to the input signal IN is output, and at the same time, the system clock When " high " and CLK transition back to " low ", OUT keeps the newly updated data as it is by the latch operation of the latch circuits 40 and 42. In this case, the OUT signal is driven by the bipolar transistor 32 so that the signal is output at a higher speed than the signal in the circuit of FIG. In addition, since the first and second pull-down transistors 26 and 28 easily discharge charges in the base region of the bipolar transistor 32 when the OUT signal goes low, the bipolar transistor becomes non-conductive from this. This will speed up the output of the data. At this time, when the OUT signal goes high again, the bipolar transistor 32 must be turned on. Since the base region of the bipolar transistor 32 is very small compared with the second node 38, the power supply VDD is supplied to the first node 30. Considering the two pull transistors 22 and 24 supplying the power supply, the battery can be charged at a high speed. On the other hand, the system clock in the configuration of FIG. When the low and CLK are input high and the input signal IN is input high, the first node 30 goes high and from this point, the OUT becomes high due to the bipolar transistor 32. , System clock Even if high and CLK become low, the OUT continues to be high by the latch circuits 40 and 42, where the first node 30 is low due to noise or leakage current after a long time. It should be noted that the OUT signal remains unchanged even if it changes to 비 to make the bipolar transistor 32 non-conductive.

제3도는 제2도의 구성에 따른 출력특성을 제1도와 비교하여 보여주는 파형도로서, 이는 본 발명자의 시뮬레이션(simulation)에 의해 확인된 본 발명에 의한 클럭동기 논리회로의 효과를 뒷받침하는 도면이다.제3도는 제3a도와 제3b도로 이루어지며, 제3a도는 제2도의 클럭동기 논리회로에서의 ＂하이＂→＂로우＂출력특성을 보여주는 파형도이고, 제3b도는 제2도의 클럭동기 논리회로에서의 ＂로우＂→＂하이＂출력특성을 보여주는 파형도를 나타내고 있다. 제3a도를 보면 OUT이 ＂하이＂에서 ＂로우＂로 천이하는 경우 0.8 나노세컨드(ns) 고속으로 천이하는 것을 알 수 있다. 이와 같은 수치는 동기랜덤액세스메모리장치인 경우를 고려한다면, 그 효과가 상당히 크게 됨을 이 기술분야의 통상의 지식을 가진자에 있어서는 용이하게 이해되어질 수 있는 사실이다.3 is a waveform diagram showing output characteristics according to the configuration of FIG. 2 in comparison with FIG. 1, which supports the effects of the clock synchronization logic circuit according to the present invention as confirmed by the present inventors' simulation. 3A and 3B are waveform diagrams showing the high-to-low output characteristics of the clock synchronization logic circuit of FIG. 2. FIG. 3B is a waveform diagram illustrating the clock synchronization logic circuit of FIG. Shows a waveform diagram showing the low-to-high output characteristics of. Referring to FIG. 3a, it can be seen that when the OUT transitions from “high” to “low”, it transitions at 0.8 nanoseconds (ns) at high speed. Such a value can be easily understood by a person of ordinary skill in the art that, considering the case of a synchronous random access memory device, the effect is quite large.

제4도는 본 발명에 의한 클럭동기 논리회로의 다른 실시예를 보여주는 회로도이다. 제4도의 구성을 제2도와 비교하게 되면, 인버터 40의 출력신호에 응답하여 제1노드 30의 전압레벨을 방전시키는 제5풀다운트랜지스터 44가 추가되는 것이 그 구성상의 차이임을 알 수 있다. 제4도의 구성상 특징은, 제2도의 구성에서 예컨대 시스템클럭가 ＂로우＂, CLK가 ＂하이＂로 입력되고 입력신호 IN이 ＂로우＂로 입력되는 경우 제1노드 30이 ＂로우＂로 되고 이로부터 OUT이 ＂로우＂로 래치된 후, 오랜시간이 경과한 후 임의의 잡음에 의해 제1노드 30이 바이폴라트랜지스터 32를 도통시킬 만큼 ＂하이＂로 상승하는 경우를 방지하는 것이다. 즉, 이때에 인버터 40은 ＂하이＂출력을 함에 의해 제5풀다운트랜지스터 44가 계속적으로 도통함에 의해 임의의 잡음에 기인한 제1노드 30의 전압상승을 방지하게 된다. 제4도의 구성에 따른 출력특성은 제3도와 동일하게 나타난다.4 is a circuit diagram showing another embodiment of a clock synchronization logic circuit according to the present invention. Comparing the configuration of FIG. 4 with FIG. 2, it can be seen that the configuration difference is that a fifth pull-down transistor 44 for discharging the voltage level of the first node 30 is added in response to the output signal of the inverter 40. The configuration feature of FIG. 4 is, for example, a system clock in the configuration of FIG. When the low and CLK are input high and the input signal IN is input low, long time has passed since the first node 30 becomes low and OUT is latched into low. Then, the random node prevents the first node 30 from rising to the high enough to conduct the bipolar transistor 32. That is, at this time, the inverter 40 conducts the 'high' output to prevent the voltage rise of the first node 30 due to any noise due to continuous conduction of the fifth pull-down transistor 44. Output characteristics according to the configuration of FIG. 4 are the same as in FIG.

제5도는 본 발명에 의한 클럭동기 논리회로의 또다른 실시예를 보여주는 회로도이다. 제5도의 구성은 제4도의 구성과 비교시에 래치회로(50,52)가 제1노드 30에 접속되어 있고, 제2노드 38에는 래치회로(50,52)를 구성하는 인버터 50의 출력신호에 응답하여 스위칭동작하는 제5풀다운트랜지스터 48이 구비되는 것이 그 특징이다. 이와 같은 구성에서는, 제1노드 30에 래치회로(50,52)를 구성함에 의해 입력신호 IN의 상태에 대응된 제1노드 30의 전압레벨을 시스템클럭,CLK가 각각 ＂하이＂,＂로우＂로 되어도 그대로 유지하고 또한 OUT의 레벨도 그대로 유지하게 한다. 예컨대 제1노드 30이 ＂하이＂로 래치되어 있으면 바이폴라트랜지스터 32를 도통시켜 OUT을 ＂하이＂로 유지시키며, 이때 제5풀다운트랜지스터 48은 인버터 50의 ＂로우＂출력에 의해 비도통하게 된다. 또한 제1노드 30이 ＂로우＂로 래치되어 있으면 바이폴라트랜지스터 32를 비도통시켜 OUT를 ＂로우＂로 유지시키며, 이때 제5풀다운트랜지스터 48은 인버터 50의 ＂하이＂출력에 의해 도통하게 되고 또한 제2노드 38이 임의의 잡음에 의해 ＂하이＂로 상승하는 것을 방지한다. 제5도의 구성에 따른 출력 특성은 제3도와 동일하게 나타난다.5 is a circuit diagram showing another embodiment of a clock synchronization logic circuit according to the present invention. In the configuration of FIG. 5, the latch circuits 50 and 52 are connected to the first node 30, and the second node 38 outputs the signals of the inverter 50 constituting the latch circuits 50 and 52 as compared with the configuration of FIG. In response to this, a fifth pull-down transistor 48 for switching is provided. In such a configuration, by configuring the latch circuits 50 and 52 at the first node 30, the system clock is set to the voltage level of the first node 30 corresponding to the state of the input signal IN. Even if CLK is set to "high" or "low", they remain the same and also maintain the OUT level. For example, when the first node 30 is latched high, the bipolar transistor 32 conducts to keep OUT low, and the fifth pull-down transistor 48 is turned off by the low output of the inverter 50. In addition, when the first node 30 is latched to the low, the bipolar transistor 32 is turned off to maintain the OUT as the low, and the fifth pull-down transistor 48 is turned on by the high output of the inverter 50. Prevents node 38 from rising to “high” by random noise. Output characteristics according to the configuration of FIG. 5 are the same as in FIG.

제2도와 제4도 및 제5도에 도시된 본 발명에 의한 클럭동기 논리회로는 전술한 본 발명의 기술적 사상에 입각하여 실현한 최적의 실시예이지만, 이러한 회로구성에서 다소의 추가요소는 가해질 수 있을 것이다. 그러나 그 출력특성은 제3도와 유사하게 나타날 것이며 또한 그 효과도 유사하게 얻을 수 있을 것이다.The clock synchronization logic circuit according to the present invention shown in FIGS. 2 and 4 and 5 is an optimal embodiment realized based on the technical idea of the present invention described above, but in this circuit configuration, some additional elements may be added. Could be. However, the output characteristic will appear similar to that of FIG. 3 and the effect will be similarly obtained.

상술한 바와 같이 본 발명에 의한 동기랜덤액세스메모리장치의 클럭동기 논리회로는, 출력노드에 걸리는 로딩보다 작은 로딩이 걸리는 노드에 충전되는 전압레벨에 응답하여 스위칭동작하는 바이폴라트랜지스터와 이 바이폴라트랜지스터의 스위칭동작에 응답되는 출력노드의 전압레벨을 래치출력하는 래치회로를 구비함에 의해, 출력노드에 로딩이 크게 발생되어도 최소의 지연시간으로 고속의 데이타출력동작을 수행하여 동기랜덤액세스메모리장치의 신호전송속도를 향상시킬 수 있는 효과가 있다.As described above, the clock synchronization logic circuit of the synchronous random access memory device according to the present invention includes a bipolar transistor and a switching operation of the bipolar transistor in response to a voltage level charged at a node receiving a load smaller than that of an output node. By providing a latch circuit for latching the voltage level of the output node in response to the operation, the signal transmission speed of the synchronous random access memory device is performed by performing a high speed data output operation with a minimum delay time even when the output node has a large load. There is an effect to improve.

Claims

A synchronous random access memory device, comprising: a first pull transistor for supplying a supply power in response to a voltage level of an input data and having a channel connected to a supply power supply terminal; and a switching operation in response to an input of a system clock, the first pull transistor. A second pull transistor for supplying the supply power supplied from the first node to a predetermined first node, and a first pull-down for operating a switch in response to an inverting input of the system clock and transferring a voltage supplied to the first node to a discharge path; A second pull-down transistor configured to discharge a voltage of the first node transmitted through the first pull-down transistor to a ground voltage terminal in response to a voltage level of the data, and a switch in response to a voltage level of the first node A bipolar transistor that operates and supplies the supply power to a second node serving as an output node; A third pull-down transistor for switching in response to an inverting input and transmitting a voltage supplied to the second node to a discharge path and a voltage of the second node transmitted through the third pull-down transistor in response to a voltage level of the data And a latch circuit for latching a voltage supplied to the second node, and a fourth pull-down transistor for discharging the signal to the ground voltage terminal.

A synchronous random access memory device, comprising: a first pull transistor for supplying a supply power in response to a voltage level of an input data and having a channel connected to a supply power supply terminal; and a switching operation in response to an input of a system clock, the first pull transistor. A second pull transistor for supplying the supply power supplied from the first node to a predetermined first node, and a first pull-down for switching in response to an inverting input of the system clock and transferring a voltage supplied to the first node to a discharge path; A transistor, a second pull-down transistor for discharging the voltage of the first node transmitted through the first pull-down transistor to a ground voltage terminal in response to a voltage level of the data, and latching a voltage supplied to the first node A latch circuit comprising two series-connected first and second inverters and a switch in response to a voltage level of the first node A bipolar transistor that operates and supplies the supply power to a second node serving as an output node, and a third pull-down transistor that switches in response to an inverting input of the system clock and transfers the voltage supplied to the second node to a discharge path. And a fourth pull-down transistor for discharging the voltage of the second node transmitted through the third pull-down transistor to the ground voltage terminal in response to the voltage level of the data, and in response to an output signal of the first inverter. And a fifth pull-down transistor for discharging the voltage applied to the second node to the ground voltage terminal.

A synchronous random access memory device, comprising: a first pull transistor for supplying a supply power in response to a voltage level of an input data and having a channel connected to a supply power supply terminal; and a switching operation in response to an input of a system clock, the first pull transistor. A second pull transistor for supplying the supply power supplied from the first node to a predetermined first node, and a first pull-down for switching in response to an inverting input of the system clock and transferring a voltage supplied to the first node to a discharge path; A second pull-down transistor configured to discharge a voltage of the first node transmitted through the first pull-down transistor to a ground voltage terminal in response to a voltage level of the data, and a switch in response to a voltage level of the first node A bipolar transistor that operates and supplies the supply power to a second node serving as an output node; A third pull-down transistor for switching in response to an inverting input and transmitting a voltage supplied to the second node to a discharge path, the third pull-down transistor in response to a voltage level of the data, and a voltage level of the data A fourth pull-down transistor for discharging the voltage of the second node transmitted through the third pull-down transistor to the ground voltage terminal, and two series-connected first inverters for latching the voltage supplied to the second node. And a fifth pull-down transistor configured to discharge a voltage applied to the first node to the ground voltage terminal in response to an output signal of the first inverter.