KR20050020296A - varactor and its manufacturing method - Google Patents

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Abstract

PURPOSE: A varactor and a manufacturing method thereof are provided to minimize the variations of frequency and capacitance due to a tuning voltage of the varactor by enlarging the width of a depletion layer in a reverse bias state using a P++ type region. CONSTITUTION: A varactor includes an N++ type semiconductor substrate(110), an N- type epitaxial layer(120) on the substrate, a P+ type region(130) in the epitaxial layer, a P++ type anode region(140) with a relatively large width compared to the P+ type region in the epitaxial layer, and an N+ type cathode region(150) in the P+ type region. The P++ anode region has a relatively small depth compared to the P+ type region. The N+ type cathode region has a relatively large depth compared to the P+ type region.

Description

바렉터 및 그 제조 방법{varactor and its manufacturing method}Varactor and its manufacturing method

본 발명은 바렉터 및 그 제조 방법에 관한 것으로서, 보다 상세하게 설명하면 역바이어스 상태에서 공핍층의 폭이 더욱 넓어지도록 함으로써, 바렉터의 튜닝 전압에 따른 주파수 변화량 또는 캐패시턴스 변화량을 최소화할 수 있는 바렉터 및 그 제조 방법에 관한 것이다.The present invention relates to a varactor and a method of manufacturing the same, and to explain in more detail, the width of the depletion layer becomes wider in the reverse bias state, thereby minimizing the frequency variation or the capacitance variation according to the tuning voltage of the varactor. And a manufacturing method thereof.

도 1a를 참조하면, 종래 바렉터(100')의 단면도가 도시되어 있고, 도 1b를 참조하면, 도 1a의 1'-1'선에 대한 농도 프로파일이 도시되어 있으며, 도 1c를 참조하면, 종래 바렉터의 튜닝 전압에 대한 주파수 변화량이 도시되어 있고, 도 1d를 참조하면, 종래 바렉터의 인가 전압에 대한 캐패시턴스 변화량이 도시되어 있다.Referring to FIG. 1A, a cross-sectional view of a conventional varactor 100 'is shown, and referring to FIG. 1B, a concentration profile for the line 1'-1' of FIG. 1A is shown. Referring to FIG. 1C, The frequency variation with respect to the tuning voltage of the conventional varactor is shown, and referring to FIG. 1D, the capacitance variation with respect to the applied voltage of the conventional varactor is shown.

먼저, 도 1a를 참조하면, 종래의 바렉터(100')는 N++형 반도체 기판(110')과, 상기 반도체 기판(110') 위에 일정 두께로 성장된 N-형 에피텍셜층(120')과, 상기 에피텍셜층(120')에 일정 깊이로 형성된 P+형 애노드(130')과, 상기 애노드 영역(130')에 다시 더 깊은 깊이로 형성된 N+형 캐소드 영역(150')으로 이루어져 있다.First, referring to FIG. 1A, a conventional collector 100 ′ is an N ++ type semiconductor substrate 110 ′ and an N-type epitaxial layer 120 ′ grown to a predetermined thickness on the semiconductor substrate 110 ′. And an P + type anode 130 'formed at a predetermined depth in the epitaxial layer 120' and an N + type cathode region 150 'formed at a deeper depth in the anode region 130'.

다음으로, 도 1b를 참조하면, 종래의 바렉터(100')는 P+형 애노드 영역(130')의 농도가 상부에서 하부로 갈수록 작아지고, 또한 N+형 캐소드 영역(150')의 농도는 중앙 부근에서 시작하여 그 하부로 갈수록 점차 작게 되어 있다. 물론, 상기 N+형 캐소드 영역(150')의 깊이는 상기 P+형 애노드 영역(130')의 깊이보다 깊게 되어 있다. 도면중 A'는 역바이어스 상태에서 P+형 애노드 영역(130')과 N+형 캐소드 영역(150') 사이에 형성되는 공핍층의 넓이를 도시한 것이다. 물론, 이러한 공핍층의 넓이 A'는 공핍층의 폭 Wd으로 볼 수 있으며, 캐패시턴스는 위의 공핍층 폭 Wd에 반비례한다. 더불어, 이러한 공핍층의 폭 Wd는 역바이어스 전압이 증가할수록 커진다.Next, referring to FIG. 1B, in the conventional varactor 100 ′, the concentration of the P + type anode region 130 ′ decreases from top to bottom, and the concentration of the N + type cathode region 150 ′ is centered. It starts out in the vicinity and gradually gets smaller toward the bottom. Of course, the depth of the N + type cathode region 150 'is greater than the depth of the P + type anode region 130'. A 'shows the area of the depletion layer formed between the P + type anode region 130' and the N + type cathode region 150 'in the reverse bias state. Of course, the area A 'of the depletion layer can be seen as the width Wd of the depletion layer, and the capacitance is inversely proportional to the width of the depletion layer Wd above. In addition, the width Wd of the depletion layer increases as the reverse bias voltage increases.

한편, 이러한 바렉터는 VCO(Voltage Controlled Oscillator)의 일종으로서, 예를 들면, 현재 PCS 나 CDMA 단말기에서 전압으로 바렉터의 캐패시턴스를 가변하여 발진 주파수를 조절하는 역할을 한다.On the other hand, such a varactor is a kind of VCO (Voltage Controlled Oscillator), for example, serves to adjust the oscillation frequency by varying the capacitance of the varactor with a voltage in the current PCS or CDMA terminal.

그러나, 도 1c를 참조하면, 튜닝 전압이 변하면, 저전압 범위(0.3~1V)에서 주파수가 심하게 변함을 할 수 있다. 즉, 가장 이상적인 것은 튜닝 전압이 변하더라도 주파수 변화량이 거의 없어야 하지만, 실제로는 저전압 범위에서 주파수 변화량이 심하고, 실제로는 사용하지 않는 전압 범위에서 주파수 변화량이 거의 없다. 도면에서 실선은 이상적인 값을 표시한 것이고, 점선은 실제 주파수 변화량을 표시한 것이다.However, referring to FIG. 1C, when the tuning voltage is changed, the frequency may be severely changed in the low voltage range (0.3 to 1V). In other words, the most ideal is that there should be little change in frequency even if the tuning voltage changes, but in practice, the frequency change is severe in the low voltage range, and in practice there is little frequency change in the unused voltage range. In the figure, the solid line represents the ideal value, and the dotted line represents the actual frequency change amount.

또한, 도 1d를 참조하면, 바렉터 전압에 대한 캐패시턴스의 변화량을 도시한 것으로, 마찬가지로 저전압 범위에서 캐패시턴스의 변화량이 크게 나타난다. 이러한 캐패시턴는 상술한 바와 같이 역바이어스 상태에서 공핍층의 폭(Wd)에 반비례한다.In addition, referring to FIG. 1D, the change in capacitance with respect to the varactor voltage is illustrated, and likewise, the change in capacitance in the low voltage range is large. This capacitance is inversely proportional to the width Wd of the depletion layer in the reverse bias state as described above.

상술한, 도 1c 및 도 1d에 도시된 바와 같이, 종래의 바렉터는 튜닝 전압(0.3~1V)이 변하면, 주파수 변화량 또는 캐패시턴스 변화량이 큼을 알 수 있다. 따라서, 이러한 현상에 의해 바렉터의 특성이 나빠지게 되고, 또한 전체 시스템에서 주파수 에러(frequency error), 페이스 에러(phase error) 등 여러 가지 문제가 발생된다.As shown in FIG. 1C and FIG. 1D, the conventional varactor can know that the frequency change amount or the capacitance change amount is large when the tuning voltage (0.3 to 1V) changes. Therefore, the characteristics of the varactor are deteriorated by this phenomenon, and various problems such as frequency error and phase error occur in the whole system.

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 역바이어스 상태에서 공핍층의 폭이 더욱 넓어지도록 함으로써, 바렉터의 튜닝 전압에 따른 주파수 변화량 또는 캐패시턴스 변화량을 최소화할 수 있는 바렉터 및 그 제조 방법을 제공하는데 있다.The present invention is to overcome the above-mentioned conventional problems, an object of the present invention is to further increase the width of the depletion layer in the reverse bias state, it is possible to minimize the amount of change in the frequency or capacitance change depending on the tuning voltage of the varactor It is to provide a varactor and a manufacturing method thereof.

상기한 목적을 달성하기 위해 본 발명에 의한 바렉터는 N++형 반도체 기판과, 상기 반도체 기판 위에 일정 두께로 성장된 N-형 에피텍셜층과, 상기 에피텍셜층에 일정 깊이로 형성된 P+형 영역과, 상기 에피텍셜층에 상기 P+형 영역의 폭보다 넓은 폭을 가지며 형성된 P++형 애노드 영역과, 상기 P+형 영역에 형성된 N+형 캐소드 영역을 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, the varactor according to the present invention includes an N ++ type semiconductor substrate, an N-type epitaxial layer grown to a predetermined thickness on the semiconductor substrate, and a P + type region formed at a predetermined depth in the epitaxial layer; And an P ++ type anode region formed in the epitaxial layer and having a width wider than that of the P + type region, and an N + type cathode region formed in the P + type region.

여기서, 상기 P++형 애노드 영역은 상기 P+형 영역의 깊이보다 작은 깊이로 형성될 수 있다.Here, the P ++ type anode region may be formed to have a depth smaller than the depth of the P + type region.

또한, 상기 N+형 캐소드 영역은 상기 P+형 영역의 깊이보다 큰 깊이로 형성될 수도 있다.In addition, the N + type cathode region may be formed to a depth greater than the depth of the P + type region.

더불어, 상기한 목적을 달성하기 위해 본 발명에 의한 바렉터의 제조 방법은 대략 판상의 N++형 반도체 기판을 제공하고, 상기 반도체 기판 위에는 일정 두께로 N-형 에피텍셜층을 성장시키는 단계와, 상기 에피텍셜층에 일정 깊이로 P+형 영역을 이온주입하여 형성하는 단계와, 상기 에피텍셜층에 상기 P+형 영역의 폭보다 넓은 폭을 갖도록 P++형 애노드 영역을 형성하는 단계와, 상기 P+형 영역에 형성된 N+형 캐소드 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.In addition, the method of manufacturing a varactor according to the present invention in order to achieve the above object provides a substantially plate-like N + + type semiconductor substrate, and growing an N- type epitaxial layer to a predetermined thickness on the semiconductor substrate, Implanting a P + type region into the epitaxial layer at a predetermined depth, forming a P ++ type anode region in the epitaxial layer to have a width wider than that of the P + type region, and And forming a formed N + type cathode region.

여기서, 상기 P++형 애노드 영역 형성 단계는 상기 애노드 영역이 상기 P+형 영역의 깊이보다 작은 깊이로 형성되도록 할 수 있다.Here, the forming of the P ++ type anode region may allow the anode region to be formed to a depth smaller than the depth of the P + type region.

또한, 상기 N+형 캐소드 영역 형성 단계는 상기 캐소드 영역이 상기 P+형 영역의 깊이보다 큰 깊이로 형성되도록 할 수 있다.In addition, the forming of the N + type cathode region may allow the cathode region to be formed to a depth greater than the depth of the P + type region.

상기와 같이 하여, 본 발명에 의한 바렉터 및 그 제조 방법에 의하면, P+형 영역을 더 형성함으로써, N+형 캐소드 영역의 농도가 축퇴(degeneration)된다.As described above, according to the collector according to the present invention and the manufacturing method thereof, by further forming a P + type region, the concentration of the N + type cathode region is degenerated.

따라서, 역바이어스 상태에서 P++ 애노드 영역과 N+형 캐소드 영역 사이에 형성되는 공핍층의 폭이 커지게 되며, 결국, 공핍층의 폭이 커짐으로써, 이와 반비례 관계가 있는 캐패시턴스가 작아지게 된다. 이와 같이 캐패시턴스가 작아진다는 것은 바렉터의 튜닝 전압에 따른 주파수 변화량도 작아짐을 의미하기 때문에, 바렉터의 특성이 향상될 뿐만 아니라, 전체 시스템에서 주파수 에러(frequency error) 또는 페이스 에러(phase error) 등이 억제된다.Therefore, in the reverse bias state, the width of the depletion layer formed between the P ++ anode region and the N + type cathode region is increased, and as a result, the width of the depletion layer is increased, resulting in a capacitance inversely related thereto. This smaller capacitance means a smaller amount of change in frequency depending on the tuner's tuning voltage, which not only improves the characteristics of the varistor but also results in a frequency error or phase error in the entire system. Etc. are suppressed.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art may easily implement the present invention.

도 2a를 참조하면, 본 발명의 바렉터(100)를 도시한 단면도가 도시되어 있고, 도 2b를 참조하면, 도 2a의 1-1선에 대한 농도 프로파일이 도시되어 있으며, 도 2c를 참조하면, 본 발명의 바렉터(100)의 튜닝 전압에 대한 주파수 변화량이 도시되어 있다.Referring to FIG. 2A, a cross-sectional view of the varactor 100 of the present invention is shown. Referring to FIG. 2B, a concentration profile for line 1-1 of FIG. 2A is shown, and with reference to FIG. 2C. , The frequency variation with respect to the tuning voltage of the varactor 100 of the present invention is shown.

도시된 바와 같이 본 발명에 의한 바렉터(100)는 반도체 기판(110)과, 상기 반도체 기판(110) 위에 일정 두께로 성장된 에피텍셜층(120)과, 상기 에피텍셜층(120)에 일정 깊이로 형성된 P+형 영역(130)과, 상기 에피텍셜층(120)에 일정 깊이로 형성된 애노드 영역(140)과, 상기 P+형 영역(130)에 형성된 캐소드 영역(150)으로 이루어져 있다.As shown, the varactor 100 according to the present invention has a semiconductor substrate 110, an epitaxial layer 120 grown on the semiconductor substrate 110 with a predetermined thickness, and a constant on the epitaxial layer 120. A P + type region 130 having a depth, an anode region 140 formed at a predetermined depth in the epitaxial layer 120, and a cathode region 150 formed in the P + type region 130 are formed.

상기 반도체 기판(110)은 대략 판상으로서 5족의 원소인 P 또는 As 등의 불순물이 고농도로 포함된 N++형일 수 있다.The semiconductor substrate 110 may be an N ++ type having substantially high plate-like impurities such as P or As, which is a group 5 element.

상기 반도체 기판(110) 위에 일정 두께로 형성된 에피텍셜층(120)은 5족의 원소인 P 또는 As 등의 불순물이 포함된 N-형일 수 있다.The epitaxial layer 120 formed on the semiconductor substrate 110 to have a predetermined thickness may be N-type including impurities such as P or As, which is a group 5 element.

상기 에피텍셜층(120)에 일정 깊이로 형성된 P+형 영역(130)은 3족의 원소인 In 등의 불순물이 포함될 수 있다.The P + type region 130 formed at a predetermined depth in the epitaxial layer 120 may include impurities such as In, which is a Group 3 element.

상기 에피텍셜층(120)에 일정 깊이로 형성된 애노드 영역(140)은 3족의 원소인 In 등의 불순물이 고농도로 포함된 P++형일 수 있다. 여기서, 상기 애노드 영역(140)은 상기 P+형 영역(130)보다 넓은 폭을 가지며, 깊이는 작은 깊이를 갖도록 형성되어 있다.The anode region 140 formed at a predetermined depth in the epitaxial layer 120 may be a P ++ type including a high concentration of impurities such as In, which is a Group 3 element. Here, the anode region 140 has a wider width than the P + type region 130 and is formed to have a small depth.

상기 P+형 영역(130)에 형성된 캐소드 영역(150)은 5족의 원소인 P 또는 As 등의 불순물이 포함된 N+형일 수 있다. 여기서, 상기 캐소드 영역(150)은 상기 P+형 영역(130)의 깊이보다 큰 깊이로 형성됨이 바람직하다.The cathode region 150 formed in the P + type region 130 may be an N + type containing an impurity such as P or As, which is a group 5 element. Here, the cathode region 150 is preferably formed to a depth greater than the depth of the P + type region 130.

상기와 같이 하여, 본 발명에 의한 바렉터(100)에 의하면, P++형 애노드 영역(130)을 더 형성함으로써, N+형 캐소드 영역(150)의 농도가 축퇴(degeneration)된다. 즉, 도 2b에 도시된 바와 같이 N+형 캐소드 영역(150)의 농도가 P+형 영역(130)의 영향으로 더 아래쪽으로 이동한다. 도 2b에서 점선이 P+형 영역(130)이 없을 때의 N+형 캐소드 영역(150)의 농도이고, 실선이 P+형 영역(130)이 있음으로써, 형성된 N+형 캐소드 영역(150)의 농도이다. 또한, 위와 같이 N+형 캐소드 영역(150)의 농도가 축퇴되면, P++형 애노드 영역(130)과 N+형 캐소드 영역(150) 사이에 형성되는 공핍층(120)의 넓이 A가 넓어진다. 즉, 공핍층(120)의 폭 Wd가 증가한다. 이러한 공핍층(120)의 폭은 주지된 바와 같이 캐패시턴스에 반비례하므로, 캐패시턴스는 작아지게 된다. 이와 같이 캐패시턴스가 작아지면, 바렉터(100)의 튜닝 전압에 따른 주파수 변화량도 도 2c에 도시된 바와 같이 작아진다. 따라서, 바렉터(100)의 특성이 향상될 뿐만 아니라, 전체 시스템에서 주파수 에러(frequency error) 또는 페이스 에러(phase error) 등이 억제된다.As described above, according to the varactor 100 according to the present invention, by further forming the P ++ type anode region 130, the concentration of the N + type cathode region 150 is degenerated. That is, as shown in FIG. 2B, the concentration of the N + type cathode region 150 moves further downward under the influence of the P + type region 130. In FIG. 2B, the dotted line indicates the concentration of the N + type cathode region 150 when there is no P + type region 130, and the solid line shows the concentration of the N + type cathode region 150 formed by the presence of the P + type region 130. In addition, when the concentration of the N + type cathode region 150 is degenerate as described above, the area A of the depletion layer 120 formed between the P ++ type anode region 130 and the N + type cathode region 150 becomes wider. That is, the width Wd of the depletion layer 120 increases. Since the width of the depletion layer 120 is inversely proportional to the capacitance, as is well known, the capacitance becomes small. As the capacitance decreases as described above, the frequency change amount according to the tuning voltage of the varactor 100 also decreases as shown in FIG. 2C. Therefore, not only the characteristics of the varactor 100 are improved, but also a frequency error or a phase error in the entire system is suppressed.

도 3a 내지 도 3d를 참조하면, 본 발명에 의한 바렉터(100)의 제조 방법이 순차적으로 도시되어 있다.3A to 3D, a method of manufacturing the varactor 100 according to the present invention is illustrated sequentially.

도시된 바와 같이 본 발명에 의한 바렉터(100)의 제조 방법은 반도체 기판(110)에 에피텍셜층(120)을 형성하는 단계와, 상기 에피텍셜층(120)에 P+형 영역(130)을 형성하는 단계와, 상기 에피텍셜층(120)에 P+형 영역(130)을 포함하는 애노드 영역(140)을 형성하는 단계와, 상기 P+형 영역(130)에 캐소드 영역(150)을 형성하는 단계로 이루어져 있다.As illustrated, the method for manufacturing the varactor 100 according to the present invention includes forming an epitaxial layer 120 on the semiconductor substrate 110 and forming a P + type region 130 on the epitaxial layer 120. Forming an anode region 140 including a P + type region 130 in the epitaxial layer 120, and forming a cathode region 150 in the P + type region 130. Consists of

먼저, 도 3a를 참조하면, 에피텍셜층(120) 형성 단계가 도시되어 있다. 즉, 대략 판상으로서 5족의 원소인 P 또는 As 등의 불순물이 고농도로 포함된 N++형 반도체 기판(110)을 준비한 다음, 그 위에 다시 5족의 원소인 P 또는 As 등의 불순물이 저농도로 포함되도록 N-형 에피텍셜층(120)을 형성한다.First, referring to FIG. 3A, an epitaxial layer 120 forming step is illustrated. That is, after preparing an N ++ type semiconductor substrate 110 containing a high concentration of impurities such as P or As, which is an element of Group 5, as a substantially plate, and then again containing impurities such as P or As, which are a Group 5 element, at a low concentration. The N-type epitaxial layer 120 is formed as much as possible.

이어서, 도 3b를 참조하면, P+형 영역(130) 형성 단계가 도시되어 있다. 즉, 상기 에피텍셜층(120)에 일정 깊이로 3족의 원소인 In 등의 불순물을 이온주입 또는 확산시킴으로써, P+형 영역(130)을 형성한다.3B, a step of forming P + type region 130 is shown. That is, the P + type region 130 is formed by implanting or diffusing impurities such as In, which is a Group 3 element, to the epitaxial layer 120 at a predetermined depth.

이어서, 도 3c를 참조하면, 애노드 영역(140) 형성 단계가 도시되어 있다. 즉, 상기 에피텍셜층(120)에 상기 P+형 영역(130)이 포함되는 동시에, 3족의 원소인 In 등의 불순물이 고농도로 포함되도록 P++형 애노드 영역(140)을 형성한다. 여기서, 상기 P++형 애노드 영역(140)은 상기 P+형 영역(130)의 깊이보다 작은 깊이로 형성되도록 한다.Subsequently, referring to FIG. 3C, an anode region 140 forming step is illustrated. That is, the P ++ type anode region 140 is formed in the epitaxial layer 120 so that the P + type region 130 is included and impurities such as In, which is a group 3 element, are contained at a high concentration. Herein, the P ++ type anode region 140 is formed to have a depth smaller than the depth of the P + type region 130.

마지막으로, 도 3d를 참조하면, 캐소드 영역(150) 형성 단계가 도시되어 있다. 즉, 상기 P+형 영역(130)은 캐소드 영역(150)에 중첩하여 형성한다. 좀더 구체적으로 설명하면, 5족의 원소인 P 또는 As 등의 불순물을 상기 P+형 영역(130)에 이온주입 또는 확산시킴으로써, N+형 캐소드 영역(150)을 형성한다. 여기서, 상기 캐소드 영역(150)은 상기 P+형 영역(130)의 깊이보다 큰 깊이로 형성한다.Finally, referring to FIG. 3D, the cathode region 150 forming step is illustrated. That is, the P + type region 130 is formed to overlap the cathode region 150. More specifically, the N + type cathode region 150 is formed by ion implanting or diffusing impurities such as P or As, which are a Group 5 element, into the P + type region 130. Here, the cathode region 150 is formed to a depth greater than the depth of the P + type region 130.

상기와 같이 하여, 본 발명에 의한 바렉터 및 그 제조 방법에 의하면, P+형 P+형 영역을 더 형성함으로써, N+형 캐소드 영역의 농도가 축퇴(degeneration)된다.As described above, according to the collector according to the present invention and the manufacturing method thereof, by further forming a P + type P + type region, the concentration of the N + type cathode region is degenerated.

따라서, 역바이어스 상태에서 P++형 애노드 영역과 N+형 캐소드 영역 사이에 형성되는 공핍층의 폭이 커지게 되며, 결국, 공핍층의 폭이 커짐으로써, 이와 반비례 관계가 있는 캐패시턴스가 작아지게 된다. 이와 같이 캐패시턴스가 작아진다는 것은 바렉터의 튜닝 전압에 따른 주파수 변화량도 작아짐을 의미하기 때문에, 바렉터의 특성이 향상될 뿐만 아니라, 전체 시스템에서 주파수 에러(frequency error) 또는 페이스 에러(phase error) 등이 억제되는 효과가 있다.Therefore, in the reverse bias state, the width of the depletion layer formed between the P ++ type anode region and the N + type cathode region is increased, and as a result, the width of the depletion layer is increased, and the capacitance which is inversely related to this becomes small. This smaller capacitance means a smaller amount of change in frequency depending on the tuner's tuning voltage, which not only improves the characteristics of the varistor but also results in a frequency error or phase error in the entire system. And the like are suppressed.

이상에서 설명한 것은 본 발명에 따른 바렉터 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is just one embodiment for carrying out the varactor according to the present invention and the manufacturing method thereof, and the present invention is not limited to the above-described embodiment, and as claimed in the following claims, the present invention Without departing from the gist of the present invention, those skilled in the art to which the present invention pertains to the technical spirit of the present invention to the extent that various modifications can be made.

도 1a는 종래의 바렉터를 도시한 단면도이고, 도 1b는 도 1a의 1'-1'선에 대한 농도 프로파일을 도시한 그래프이며, 도 1c는 종래 바렉터의 튜닝 전압에 대한 주파수 변화량을 도시한 그래프이고, 도 1d는 종래 바렉터의 인가 전압에 대한 캐패시턴스 변화를 도시한 그래프이다.FIG. 1A is a cross-sectional view showing a conventional varactor, and FIG. 1B is a graph showing a concentration profile of the 1'-1 'line of FIG. 1A, and FIG. 1D is a graph showing capacitance variation with respect to an applied voltage of a conventional varactor.

도 2a는 본 발명의 바렉터를 도시한 단면도이고, 도 2b는 도 2a의 1-1선에 대한 농도 프로파일을 도시한 그래프이며, 도 2c는 본 발명의 바렉터의 튜닝 전압에 대한 주파수 변화량을 도시한 그래프이다.Figure 2a is a cross-sectional view showing the varactor of the present invention, Figure 2b is a graph showing the concentration profile for the line 1-1 of Figure 2a, Figure 2c is a frequency change amount of the tuner voltage of the varactor of the present invention It is a graph shown.

도 3a 내지 도 3d는 본 발명에 의한 바렉터의 제조 방법을 도시한 순차 설명도이다.3A to 3D are sequential explanatory diagrams showing a method for producing a varactor according to the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

100; 본 발명에 의한 바렉터100; Varactor according to the present invention

110; 반도체 기판 120; 에피텍셜층110; A semiconductor substrate 120; Epitaxial layer

130; P+형 영역 140; 애노드 영역130; P + type region 140; Anode area

150; 캐소드 영역150; Cathode area

Claims (6)

N++형 반도체 기판;N ++ type semiconductor substrates; 상기 반도체 기판 위에 일정 두께로 성장된 N-형 에피텍셜층;An N-type epitaxial layer grown on the semiconductor substrate with a predetermined thickness; 상기 에피텍셜층에 일정 깊이로 형성된 P+형 영역;A P + type region formed at a predetermined depth in the epitaxial layer; 상기 에피텍셜층에 상기 P+형 영역의 폭보다 넓은 폭을 가지며 형성된 P++형 애노드 영역; 및,A P ++ type anode region formed in the epitaxial layer and having a width wider than that of the P + type region; And, 상기 P+형 영역에 형성된 N+형 캐소드 영역을 포함하여 이루어진 바렉터.And an N + type cathode region formed in the P + type region. 제 1 항에 있어서, 상기 P++형 애노드 영역은 상기 P+형 영역의 깊이보다 작은 깊이로 형성된 것을 특징으로 하는 바렉터.The varactor of claim 1, wherein the P ++ type anode region has a depth smaller than the depth of the P + type region. 제 1 항에 있어서, 상기 N+형 캐소드 영역은 상기 P+형 영역의 깊이보다 큰 깊이로 형성된 것을 특징으로 하는 바렉터.The varactor of claim 1, wherein the N + type cathode region is formed to a depth greater than the depth of the P + type region. 대략 판상의 N++형 반도체 기판을 제공하고, 상기 반도체 기판 위에는 일정 두께로 N-형 에피텍셜층을 성장시키는 단계;Providing a substantially plate-like N ++ type semiconductor substrate, and growing an N-type epitaxial layer on the semiconductor substrate to a predetermined thickness; 상기 에피텍셜층에 일정 깊이로 P+형 영역을 이온주입하여 형성하는 단계;Forming a P + type region by ion implantation into the epitaxial layer at a predetermined depth; 상기 에피텍셜층에 상기 P+형 영역의 폭보다 넓은 폭을 갖도록 P++형 애노드 영역을 형성하는 단계; 및,Forming a P ++ type anode region in the epitaxial layer to have a width wider than that of the P + type region; And, 상기 P+형 영역에 형성된 N+형 캐소드 영역을 형성하는 단계를 포함하여 이루어진 바렉터의 제조 방법.And forming an N + type cathode region formed in said P + type region. 제 4 항에 있어서, 상기 P++형 애노드 영역 형성 단계는 상기 애노드 영역이 상기 P+형 영역의 깊이보다 작은 깊이로 형성되도록 함을 특징으로 하는 바렉터의 제조 방법.5. The method of claim 4, wherein the forming of the P ++ type anode region is such that the anode region is formed to a depth smaller than the depth of the P + type region. 제 4 항에 있어서, 상기 N+형 캐소드 영역 형성 단계는 상기 캐소드 영역이 상기 P+형 영역의 깊이보다 큰 깊이로 형성되도록 함을 특징으로 하는 바렉터의 제조 방법.5. The method of claim 4, wherein the forming of the N + type cathode region allows the cathode region to be formed to a depth greater than the depth of the P + type region.
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