KR100486114B1 - Varactor device and method for fabricating the same - Google Patents
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- 238000000034 method Methods 0.000 title claims description 31
- 238000005468 ion implantation Methods 0.000 claims abstract description 24
- 125000006850 spacer group Chemical group 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 230000008569 process Effects 0.000 claims description 28
- 150000002500 ions Chemical class 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 abstract description 12
- 150000004767 nitrides Chemical class 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- -1 P and As Chemical class 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors with potential-jump barrier or surface barrier
- H01L29/93—Variable capacitance diodes, e.g. varactors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66174—Capacitors with PN or Schottky junction, e.g. varactors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
본 발명은 게이트와 소오스/드레인 접합의 오버랩을 막아 주파수 특성 및 선형 특성을 개선할 수 있도록한 바랙터 소자 및 그의 제조 방법에 관한 것으로, 그 구성은 p형 기판내에 형성되는 저농도 n형 웰 영역;필드 산화막에 의해 정의되는 활성 영역의 표면내에 카운터 도핑된 문턱 전압 이온 주입층;게이트 전극과 게이트 전극 측면의 사이드월 스페이서;상기 사이드월 스페이서로부터 일정 간격 이격되어 형성되는 p형 LDD 영역 및 소오스/드레인 영역;저농도 n형 웰 영역의 기판 바이어스를 조절하기 위한 벌크 탭 영역을 포함하고 구성된다.The present invention relates to a varactor device and a method of manufacturing the same, which prevent the overlap between gate and source / drain junctions to improve frequency characteristics and linear characteristics, the configuration comprising: a low concentration n-type well region formed in a p-type substrate; A threshold voltage ion implantation layer counter-doped within a surface of an active region defined by a field oxide film; sidewall spacers on the side of the gate electrode and the gate electrode; p-type LDD regions and sources / drains formed spaced apart from the sidewall spacers by a predetermined distance; And a bulk tab region for adjusting the substrate bias of the low concentration n-type well region.
Description
본 발명은 반도체 소자의 제조에 관한 것으로, 구체적으로 게이트와 소오스/드레인 접합의 오버랩을 막아 주파수 특성 및 선형 특성을 개선할 수 있도록한 바랙터 소자 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the fabrication of semiconductor devices, and more particularly, to a varactor device and a method of manufacturing the same, which prevent the overlap of gate and source / drain junctions to improve frequency characteristics and linear characteristics.
일반적으로 위상 동기 루프(phase locked loop)를 갖는 주파수 합성 장치는 주로 무선 수신기에 사용되고 VCO(Voltage Controlled Oscillator)는 그 제작에 있어 가장 중요한 핵심 소자이다.In general, frequency synthesizers with phase locked loops are primarily used in wireless receivers, and voltage controlled oscillators (VCOs) are the most important key components in their fabrication.
여기에서 가장 중요한 파라메터는 VCO의 주파수 튜닝 범위를 결정하는 바렉터이다. 대개 VCO의 주파수 튜닝(tuning)은 실리콘 회로의 역 바이어스(reverse bias)하의 pn 접합 다이오드나 공핍 모드의 인버젼(depletion-inversion) 영역의 모스 커패시터, GaAs의 쇼키트 다이오드의 가변 커패시턴스에 의해 행해진다.The most important parameter here is the selector that determines the frequency tuning range of the VCO. Usually, the tuning of the VCO is done by the pn junction diode under reverse bias of the silicon circuit, the MOS capacitor in the depletion-inversion region of the depletion mode, and the variable capacitance of the schottky diode of GaAs. .
최근에는 NMOS형 구조에 기초한 바렉터 또는 pn 접합 다이오드 대신에 PMOS 바랙터 소자를 사용하여 제한된 튜닝 범위를 해결하고자 하는 연구가 이루어지고 있다. Recently, research has been conducted to solve a limited tuning range by using a PMOS varactor device instead of a varistor or a pn junction diode based on an NMOS structure.
이하에서 첨부된 도면을 참고하여 종래 기술의 바랙터 소자의 제조 공정에 관하여 설명한다.Hereinafter, a manufacturing process of the varactor device of the related art will be described with reference to the accompanying drawings.
도 1은 일반적인 PMOS 바랙터 소자의 구성도이고, 도 2a내지 도 2f는 종래 기술의 PMOS 바랙터 소자의 공정 단면도이다.1 is a configuration diagram of a general PMOS varactor device, and FIGS. 2A to 2F are cross-sectional views of a PMOS varactor device of the related art.
종래 기술의 PMOS 바랙터 소자의 제조 공정은 먼저, 도 2a에서와 같이, p-형 기판(1)상에 초기 산화막을 성장시키고 N-형 웰을 형성하기 위해 포토리소그래피 공정으로 마스크를 형성한 후에 n형 불순물 이온을 주입하고 마스크로 사용된 포토레지스트 패턴을 제거한다.The manufacturing process of the PMOS varactor device of the prior art firstly, as shown in Figure 2a, after the mask is formed by a photolithography process to grow an initial oxide film on the p-type substrate 1 and form an N-type well The n-type impurity ions are implanted and the photoresist pattern used as a mask is removed.
이어, n-well 확산 공정후 잔류 산화막을 제거하여 n형 웰 영역(2)을 형성한다.Subsequently, the n-type well region 2 is formed by removing the residual oxide film after the n-well diffusion process.
그리고 도 2b에서와 같이, 활성 영역을 형성하기 위해 전면에 산화막(3),질화막(4)을 형성하고 필드 영역의 산화막(3),질화막(4)을 선택적으로 제거하여 활성 영역을 정의한다.As shown in FIG. 2B, the oxide layer 3 and the nitride layer 4 are formed on the entire surface to form the active region, and the oxide layer 3 and the nitride layer 4 in the field region are selectively removed to define the active region.
이어, 도 2c에서와 같이, 상기 패터닝되어진 산화막(3),질화막(4)의 패턴층을 마스크로 하여 필드 이온 주입 공정을 진행한 후에 필드 산화막(5)을 성장시킨다.Subsequently, as shown in FIG. 2C, the field oxide film 5 is grown after the field ion implantation process is performed using the patterned layers of the patterned oxide film 3 and the nitride film 4 as a mask.
그리고 채널을 형성하기 위하여 채널 포토 공정으로 마스크를 형성한 후에 문턱 전압(Vt) 조절을 위한 이온 주입 공정을 진행한다. In addition, after forming a mask through a channel photo process to form a channel, an ion implantation process for adjusting the threshold voltage Vt is performed.
이어, 도 2d에서와 같이, 게이트를 형성하기 위해 게이트 산화막 성장 및 폴리 실리콘 증착 공정을 진행하고 포토리소그래피 공정으로 게이트 전극(6)을 형성한다.Subsequently, as shown in FIG. 2D, a gate oxide film growth and polysilicon deposition process is performed to form a gate, and a gate electrode 6 is formed by a photolithography process.
그리고 도 2e에서와 같이, p형 LDD(Lightly Doped Drain)를 형성하기 위한 포토 마스킹 공정을 진행하고, LDD 이온 주입 공정을 진행한다.As shown in FIG. 2E, a photo masking process for forming a p-type LDD (Lightly Doped Drain) is performed, and an LDD ion implantation process is performed.
LDD 이온 주입 공정시에 마스크로 사용된 포토레지스트 마스크(도시하지 않음)를 제거하고 전면에 산화막을 증착한 후에 에치백하여 게이트 전극(6)의 측면에 사이드월 스페이서(7)를 형성한다.In the LDD ion implantation process, a photoresist mask (not shown) used as a mask is removed, an oxide film is deposited on the entire surface, and then etched back to form sidewall spacers 7 on the side of the gate electrode 6.
그리고 포토마스킹 공정으로 p형 소오스/드레인 영역을 형성하기 위한 p+형 불순물 이온 주입 공정을 진행하여 소오스/드레인 영역(8)을 형성한다.In addition, the source / drain regions 8 are formed by performing a p + type impurity ion implantation process for forming a p-type source / drain region by a photomasking process.
이어, 도 2f에서와 같이, n형 웰 영역(2)의 웰 바이어스를 조절하기 위한 벌크 탭(bulk tab)을 형성하기 위해 포토리소그래피 공정으로 PMOS 트랜지스터 영역을 마스킹한 후에 이온 주입 공정을 진행하여 벌크 탭 영역(9)을 형성한다.Subsequently, as shown in FIG. 2F, after masking the PMOS transistor region by a photolithography process to form a bulk tab for adjusting the well bias of the n-type well region 2, an ion implantation process is performed to bulk. The tab region 9 is formed.
이후 콘택 및 메탈 배선은 일반 공정으로 진행하여 완성한다.After that, the contact and the metal wiring are completed by the general process.
그러나 이와 같은 종래 기술의 바랙터 소자의 제조 공정 및 그 구조는 다음과 같은 문제점이 있다.However, such a manufacturing process and structure of the varactor device of the prior art has the following problems.
종래 기술의 PMOS 바랙터 소자는 게이트 전극과 소스/드레인 접합간의 오버랩에 의해 기생 커패시턴스가 발생하여 바랙터 소자의 주파수 특성 및 선형 특성(Linearity)에 악영향을 미친다.In the PMOS varactor device of the prior art, parasitic capacitance is generated due to overlap between the gate electrode and the source / drain junction, which adversely affects the frequency characteristics and linearity of the varactor device.
본 발명은 이와 같은 종래 기술의 바랙터 소자의 문제를 해결하기 위하여 안출한 것으로, 게이트와 소오스/드레인 접합의 오버랩을 막아 주파수 특성 및 선형 특성을 개선할 수 있도록한 바랙터 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다. The present invention has been made to solve such a problem of the conventional varactor device, a varactor device and a method of manufacturing the same to prevent the overlap of the gate and the source / drain junction to improve the frequency characteristics and linear characteristics The purpose is to provide.
이와 같은 목적을 달성하기 위한 본 발명에 따른 바랙터 소자는 p형 기판내에 형성되는 저농도 n형 웰 영역;필드 산화막에 의해 정의되는 활성 영역의 표면내에 카운터 도핑된 문턱 전압 이온 주입층;게이트 전극과 게이트 전극 측면의 사이드월 스페이서;상기 사이드월 스페이서로부터 일정 간격 이격되어 형성되는 p형 LDD 영역 및 소오스/드레인 영역;저농도 n형 웰 영역의 기판 바이어스를 조절하기 위한 벌크 탭 영역을 포함하고 구성되는 것을 특징으로 한다.A varactor device according to the present invention for achieving the above object is a low concentration n-type well region formed in a p-type substrate; a threshold voltage ion implantation layer counter-doped in the surface of the active region defined by the field oxide film; A sidewall spacer on a side of the gate electrode; a p-type LDD region and a source / drain region formed spaced apart from the sidewall spacer; a bulk tab region for controlling a substrate bias of the low concentration n-type well region; It features.
본 발명에 따른 바랙터 소자의 제조 방법은 p 형 기판에 저농도 n형 웰 영역을 형성하는 단계;활성 영역을 정의하고 채널 영역과 반대 도전형의 불순물 이온을 주입하여 카운터 도핑된 문턱 전압 이온 주입층을 형성하는 단계;활성 영역상에 게이트 전극을 형성하는 단계;게이트 전극과 일정 간격 이격되도록 LDD 이온 주입 공정을 진행하고 게이트 전극의 측면에 사이드월 스페이서를 형성하는 단계;소오스/드레인 영역을 형성하고, 상기 저농도 n형 웰 영역의 웰 바이어스를 조절하기 위한 벌크 탭(bulk tab) 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a varactor device, the method comprising: forming a low concentration n-type well region on a p-type substrate; defining an active region and implanting impurity ions of a opposite conductivity type to a channel region, a counter-doped threshold voltage ion implantation layer Forming a gate electrode on the active region; performing an LDD ion implantation process so as to be spaced apart from the gate electrode at a predetermined interval, and forming a sidewall spacer on a side of the gate electrode; forming a source / drain region And forming a bulk tab region for adjusting the well bias of the low concentration n-type well region.
본 발명의 다른 목적, 특성 및 잇점들은 이하에서의 실시예들의 상세한 설명을 통해 명백해질 것이다.Other objects, features and advantages of the present invention will become apparent from the following detailed description of the embodiments.
본 발명에 따른 바랙터 소자 및 그의 제조 방법의 바람직한 실시예에 관하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Referring to the accompanying drawings, a preferred embodiment of the varactor device and its manufacturing method according to the present invention will be described in detail as follows.
도 3a내지 도 3f는 본 발명에 따른 PMOS 바랙터 소자의 공정 단면도이다.3A to 3F are cross-sectional views of a PMOS varactor device according to the present invention.
본 발명은 무선 통신 시스템의 무선 송수신기 및 VCXO(Voltage controlled Crystal Oscillator) 제품에 적합한 PMOS 바랙터 소자를 제공하기 위한 것으로, 바랙터 소자 특성 중 커패시턴스 비(Capacitance ratio) 및 선형(linearity) 특성의 개선을 위한 것이다.The present invention is to provide a PMOS varactor device suitable for a radio transceiver and a VCXO (Voltage controlled crystal oscillator) product of a wireless communication system. It is for.
본 발명은 게이트 전극과 소오스/드레인의 간격을 최적의 조건으로 스페이스를 두었으며, 커패시터 비의 최적화를 위해 n형 웰 농도를 낮추고 채널 농도를 반대 소스 타입으로 변경한 것이다.In the present invention, the gap between the gate electrode and the source / drain is spaced as an optimal condition, and the n-type well concentration is lowered and the channel concentration is changed to the opposite source type in order to optimize the capacitor ratio.
본 발명에 따른 바랙터 소자는 p형 기판(31)내에 형성되는 저농도 n형 웰 영역(32)과, 활성 영역을 격리하는 필드 산화막(35)과, 활성 영역의 표면내에 카운터 도핑된 문턱 전압 이온 주입층과, 게이트 전극(36)과 게이트 전극(36) 측면의 사이드월 스페이서(37)와, 사이드월 스페이서(37)로부터 일정 간격 이격되어 형성되는 p형 LDD 영역 및 소오스/드레인 영역(38)과, PMOS 트랜지스터와 필드 산화막(35)에 의해 격리되어 저농도 n형 웰 영역(32)의 기판 바이어스를 조절하기 위한 벌크 탭 영역(39)으로 구성된다.The varactor device according to the present invention includes a low concentration n-type well region 32 formed in the p-type substrate 31, a field oxide film 35 that isolates the active region, and a threshold voltage ion counter-doped in the surface of the active region. The p-type LDD region and the source / drain region 38 formed at a predetermined interval apart from the injection layer, the sidewall spacers 37 at the sides of the gate electrode 36 and the gate electrode 36, and the sidewall spacers 37. And a bulk tap region 39 which is isolated by the PMOS transistor and the field oxide film 35 to adjust the substrate bias of the low concentration n-type well region 32.
이와 같은 본 발명에 따른 바랙터 소자의 제조 방법은 다음과 같다.Such a method of manufacturing a varactor device according to the present invention is as follows.
먼저, 도 3a에서와 같이, p 형 기판(31)상에 초기 산화막을 성장시키고 저농도 n형 웰을 형성하기 위해 포토리소그래피 공정으로 마스크를 형성한 후에 저농도 n형 불순물 이온을 주입하고 마스크로 사용된 포토레지스트 패턴을 제거한다.First, as shown in FIG. 3A, a mask is formed by a photolithography process to grow an initial oxide film on the p-type substrate 31 and form a low-concentration n-type well, and then implant a low-concentration n-type impurity ion and use it as a mask. Remove the photoresist pattern.
이어, 웰 확산 공정후 잔류 산화막을 제거하여 저농도 n형 웰 영역(32)을 형성한다.Subsequently, the residual oxide film is removed after the well diffusion process to form the low concentration n-type well region 32.
여기서, 저농도 n형 웰 영역(32)을 형성하기 위한 이온 주입 농도는 통상적으로 사용되는 2.5E13atoms/cm2에서 2.5E12atoms/㎝2으로 낮추어 진행한다.Here, the ion implantation concentration for forming the low concentration n-type well region 32 is lowered from 2.5E13 atoms / cm 2 , which is commonly used, to 2.5E 12 atoms / cm 2 .
그리고 도 3b에서와 같이, 활성 영역을 형성하기 위해 전면에 산화막(33),질화막(34)을 형성하고 필드 영역의 산화막(33),질화막(34)을 선택적으로 제거하여 활성 영역을 정의한다.As shown in FIG. 3B, an oxide layer 33 and a nitride layer 34 are formed on the entire surface to form the active region, and the oxide layer 33 and the nitride layer 34 in the field region are selectively removed to define the active region.
이어, 도 3c에서와 같이, 상기 패터닝되어진 산화막(33),질화막(34)의 패턴층을 마스크로 하여 필드 이온 주입 공정을 진행한 후에 필드 산화막(35)을 성장시킨다.Subsequently, as shown in FIG. 3C, the field oxide film 35 is grown after the field ion implantation process is performed using the patterned layers of the patterned oxide film 33 and the nitride film 34 as a mask.
그리고 채널을 형성하기 위하여 채널 포토 공정으로 마스크를 형성한 후에 문턱 전압(Vt) 조절을 위한 이온 주입 공정을 채널 영역과 반대 도전형의 P, As등의 불순물 이온을 주입하여 카운터 도핑된 문턱 전압 이온 주입층을 형성한다.After forming a mask through a channel photo process to form a channel, an ion implantation process for adjusting the threshold voltage (Vt) is implanted with impurity ions, such as P and As, opposite to the channel region, to counter-doped threshold voltage ions. The injection layer is formed.
이어, 도 3d에서와 같이, 게이트를 형성하기 위해 게이트 산화막 성장 및 폴리 실리콘 증착 공정을 진행하고 포토리소그래피 공정으로 게이트 전극(36)을 형성한다.Subsequently, as shown in FIG. 3D, gate oxide growth and polysilicon deposition are performed to form the gate, and the gate electrode 36 is formed by a photolithography process.
그리고 도 3e에서와 같이, p형 LDD(Lightly Doped Drain)를 형성하기 위한 포토 마스킹 공정을 진행하고, 게이트 전극(36)과 일정 간격(가) 이격되도록 LDD 이온 주입 공정을 진행한다.As shown in FIG. 3E, a photo masking process for forming a p-type LDD (Lightly Doped Drain) is performed, and an LDD ion implantation process is performed to be spaced apart from the gate electrode 36 by a predetermined distance.
여기서, 이격되는 간격은 0.8㎛ ~ 1.0㎛이다. 이 때, LDD 이온 주입 영역과 게이트 전극의 간격이 0.8㎛ 미만으로 되면, 추후 LDD 이온 주입 영역 내에 형성되는 소오스/드레인 영역과 게이트 전극이 충분한 간격으로 이격될 수 없으므로, 소오스/드레인 영역 형성 이후의 열공정에 의해 소오스/드레인 영역이 확산되어 상기 소오스/드레인 영역과 게이트 전극이 오버랩됨으로써 기생 캐퍼시턴스가 발생하는 종래 기술의 문제점이 여전히 나타날 수 있다. 또한, LDD 이온 주입 영역과 게이트 전극의 간격이 1.0㎛보다 크게 되면, 소오스/드레인 영역과 채널 사이에 전류가 제대로 흐를 수 없게 되어 소자의 특성이 크게 저하될 수 있다. Here, the spaced interval is 0.8 μm to 1.0 μm. At this time, when the distance between the LDD ion implantation region and the gate electrode is less than 0.8 μm, the source / drain region and the gate electrode formed later in the LDD ion implantation region cannot be spaced at sufficient intervals. Problems of the prior art in which parasitic capacitance occurs due to the source / drain regions being diffused by the thermal process and the source / drain regions overlap with the gate electrode may still appear. In addition, when the distance between the LDD ion implantation region and the gate electrode is larger than 1.0 μm, current may not flow properly between the source / drain region and the channel, and thus device characteristics may be greatly deteriorated.
LDD 이온 주입 공정시에 마스크로 사용된 포토레지스트 마스크(도시하지 않음)를 제거하고 전면에 산화막을 증착한 후에 에치백하여 게이트 전극(36)의 측면에 사이드월 스페이서(37)를 형성한다.In the LDD ion implantation process, a photoresist mask (not shown) used as a mask is removed, an oxide film is deposited on the entire surface, and then etched back to form sidewall spacers 37 on the side of the gate electrode 36.
그리고 포토마스킹 공정으로 p형 소오스/드레인 영역을 형성하기 위한 p+형 불순물 이온 주입 공정을 진행하여 소오스/드레인 영역(38)을 형성한다.The source / drain region 38 is formed by performing a p + type impurity ion implantation process for forming a p-type source / drain region by a photomasking process.
이어, 도 3f에서와 같이, 저농도 n형 웰 영역(32)의 웰 바이어스를 조절하기 위한 벌크 탭(bulk tab)을 형성하기 위해 포토리소그래피 공정으로 PMOS 트랜지스터 영역을 마스킹한 후에 이온 주입 공정을 진행하여 벌크 탭 영역(39)을 형성한다.3F, an ion implantation process is performed after masking the PMOS transistor region by a photolithography process to form a bulk tab for adjusting the well bias of the low concentration n-type well region 32. Bulk tab region 39 is formed.
여기서, 소오스/드레인 영역(38)이 게이트 전극(36)으로부터 (가) 부분만큼 이격되어 형성된다.Here, the source / drain regions 38 are formed to be spaced apart from the gate electrode 36 by a portion.
이와 같은 본 발명은 게이트 전극과 소오스/드레인의 간격을 최적의 조건으로 스페이스를 두었으며, 커패시터 비의 최적화를 위해 n형 웰 농도를 낮추고 채널 농도를 반대 소스 타입으로 변경한 것이다.In the present invention, the gap between the gate electrode and the source / drain is spaced as an optimal condition, and the n-type well concentration is lowered and the channel concentration is changed to the opposite source type to optimize the capacitor ratio.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.Therefore, the technical scope of the present invention should not be limited to the contents described in the embodiments, but should be defined by the claims.
이상에서 설명한 본 발명에 따른 바랙터 소자 및 그의 제조 방법은 다음과 같은 효과가 있다. The varactor element and the manufacturing method thereof according to the present invention described above have the following effects.
본 발명은 게이트 전극과 소오스/드레인의 간격을 최적의 조건으로 스페이스를 두었으며, 커패시터 비의 최적화를 위해 n형 웰 농도를 낮추고 채널 농도를 반대 소스 타입으로 변경하여 바랙터 소자의 주파수 특성 및 선형 특성을 개선하는 효과가 있다.In the present invention, the gap between the gate electrode and the source / drain is spaced as an optimal condition, and the frequency characteristics and linearity of the varactor device are changed by lowering the n-type well concentration and changing the channel concentration to the opposite source type for the optimization of the capacitor ratio. It has the effect of improving the characteristics.
도 1은 일반적인 PMOS 바랙터 소자의 구성도1 is a block diagram of a typical PMOS varactor device
도 2a내지 도 2f는 종래 기술의 PMOS 바랙터 소자의 공정 단면도2A-2F are process cross-sectional views of a PMOS varactor device of the prior art.
도 3a내지 도 3f는 본 발명에 따른 PMOS 바랙터 소자의 공정 단면도3A to 3F are cross-sectional views of a PMOS varactor device according to the present invention.
- 도면의 주요 부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawing-
31. p형 기판 32. 저농도 n형 웰 영역31.p-type substrate 32.low concentration n-type well region
33. 산화막 34. 질화막33. Oxide 34. Nitride
35. 필드 산화막 36. 게이트 전극35. Field oxide 36. Gate electrode
37. 사이드월 스페이서 38. 소오스/드레인 영역37. Sidewall spacers 38. Source / drain regions
39. 벌크 탭 영역39. Bulk Tap Area
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0083696A KR100486114B1 (en) | 2002-12-24 | 2002-12-24 | Varactor device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0083696A KR100486114B1 (en) | 2002-12-24 | 2002-12-24 | Varactor device and method for fabricating the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040056955A KR20040056955A (en) | 2004-07-01 |
| KR100486114B1 true KR100486114B1 (en) | 2005-04-29 |
Family
ID=37349582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0083696A KR100486114B1 (en) | 2002-12-24 | 2002-12-24 | Varactor device and method for fabricating the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100486114B1 (en) |
-
2002
- 2002-12-24 KR KR10-2002-0083696A patent/KR100486114B1/en active IP Right Grant
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|---|---|
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