KR20050017844A - Method of forming a dual damascene pattern - Google Patents
Method of forming a dual damascene patternInfo
- Publication number
- KR20050017844A KR20050017844A KR1020030055297A KR20030055297A KR20050017844A KR 20050017844 A KR20050017844 A KR 20050017844A KR 1020030055297 A KR1020030055297 A KR 1020030055297A KR 20030055297 A KR20030055297 A KR 20030055297A KR 20050017844 A KR20050017844 A KR 20050017844A
- Authority
- KR
- South Korea
- Prior art keywords
- sccm
- etching
- via hole
- forming
- interlayer insulating
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 59
- 230000009977 dual effect Effects 0.000 title claims abstract description 24
- 239000011229 interlayer Substances 0.000 claims abstract description 41
- 239000010410 layer Substances 0.000 claims abstract description 39
- 230000008569 process Effects 0.000 claims abstract description 34
- 230000004888 barrier function Effects 0.000 claims abstract description 17
- 238000009792 diffusion process Methods 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 238000005530 etching Methods 0.000 claims description 56
- 238000000151 deposition Methods 0.000 claims description 7
- 239000007864 aqueous solution Substances 0.000 claims description 4
- 239000003989 dielectric material Substances 0.000 claims description 3
- 229920000642 polymer Polymers 0.000 claims description 3
- 230000003667 anti-reflective effect Effects 0.000 claims description 2
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 239000006117 anti-reflective coating Substances 0.000 abstract description 3
- 229910052760 oxygen Inorganic materials 0.000 abstract description 3
- 239000001301 oxygen Substances 0.000 abstract description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 49
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 10
- 229910052802 copper Inorganic materials 0.000 description 10
- 239000010949 copper Substances 0.000 description 10
- 150000004767 nitrides Chemical class 0.000 description 10
- 239000000463 material Substances 0.000 description 8
- 239000007789 gas Substances 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 5
- 230000008021 deposition Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 2
- -1 -TEOS Chemical class 0.000 description 1
- JPVYNHNXODAKFH-UHFFFAOYSA-N Cu2+ Chemical compound [Cu+2] JPVYNHNXODAKFH-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910001431 copper ion Inorganic materials 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
- H01L21/0276—Photolithographic processes using an anti-reflective coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
본 발명은 듀얼 다마신 패턴 형성 방법에 관한 것으로, 특히 비아 퍼스트(via first) 방식에 의한 듀얼 다마신 패턴 형성 방법에 관한 것이다.The present invention relates to a method for forming a dual damascene pattern, and more particularly, to a method for forming a dual damascene pattern by a via first method.
일반적으로, 반도체 산업이 초대규모 집적 회로(Ultra Large Scale Integration; ULSI)로 옮겨가면서 소자의 지오메트리(geometry)가 서브-하프-마이크로(sub-half-micron) 영역으로 계속 줄어드는 반면, 성능 향상 및 신뢰도 측면에서 회로 밀도(circuit density)는 증가하고 있다. 이러한 요구에 부응하여, 반도체 소자의 금속 배선을 형성함에 있어서 구리 박막은 알루미늄에 비해 녹는점이 높아 전기이동도(electro-migration; EM)에 대한 저항이 커서 반도체 소자의 신뢰성을 향상시킬 수 있고, 비저항이 낮아 신호전달 속도를 증가시킬 수 있어, 집적 회로(integration circuit)에 유용한 상호연결 재료(interconnection material)로 사용되고 있다. 또한, 반도체 소자가 고집적화되고 기술이 발전되어 감에 따라 배선간의 기생 캐패시터가 문제점으로 대두되어 층간 절연막의 재료로 다공성(porous) 산화물과 같이 유전 상수 값이 3이하인 저유전 상수값(Low-k)을 갖는 절연물질을 사용하고 있다.In general, as the semiconductor industry moves to Ultra Large Scale Integration (ULSI), the geometry of devices continues to shrink into the sub-half-micron area, while improving performance and reliability. In terms of circuit density, circuit density is increasing. In response to these demands, the copper thin film has a higher melting point than aluminum in forming metal wirings of the semiconductor device, and thus has high resistance to electro-migration (EM), thereby improving reliability of the semiconductor device and providing a specific resistance. This low rate can increase the signal transfer rate, making it a useful interconnect material for integration circuits. In addition, as semiconductor devices have been highly integrated and technology has been developed, parasitic capacitors between wirings have become a problem, and low dielectric constant (Low-k) having a dielectric constant value of 3 or less, such as porous oxide, is a material of an interlayer insulating film. Insulation material is used.
그런데, 구리와 저유전 상수 값의 절연물질을 이용하여 배선 공정을 진행함에 있어, 구리의 식각 특성이 매우 열악하여 이를 해결하고자 최근에는 듀얼 다마신 공정이 널리 적용되고 있다.However, in proceeding the wiring process using an insulating material of copper and a low dielectric constant value, the dual damascene process has recently been widely applied to solve this problem because the etching characteristics of copper are very poor.
듀얼 다마신 공정은 다양한 방식으로 실시하고 있는데, 버리드 비아(buried via), 비아 퍼스트(via first), 트렌치 퍼스트(trench first) 및 자기-정렬(self-aligned)의 네 가지로 요약할 수 있다.The dual damascene process is carried out in a variety of ways, which can be summarized in four ways: buried vias, via first, trench first, and self-aligned. .
비아 퍼스트(via first) 방식을 적용하는 기존의 듀얼 다마신 패턴 형성 방법은 저유전 층간 절연막에 먼저 비아홀을 형성하고, 비아홀을 유기 버텀-반사방지막(organic B-ARC)으로 채우고, 저유전 층간 절연막 내에 형성된 트렌치 식각 중단층을 적용하여 트렌치를 형성한다. 그런데, 비아홀은 회로 설계에 의해 하나씩 고립되어 형성되거나, 여러게 밀집되어 형성되거나, 홀 사이즈가 서로 다르게 형성되는 등 패턴 밀집도(pattern density)가 다르며, 이로 인하여 유기 버텀-반사방지막의 채움성이 달라지게 된다. 비아홀에 채워지는 유기 버텀-반사방지막의 두께 차이로 인하여 비아 페싱(via faceting) 현상 및 비아 보우잉(via bowing) 현상 등이 발생되고, 이는 트렌치 식각 공정시 패턴 형상(pattern profile)을 왜곡시키는 요인이 되고, 식각 조건의 설정을 어렵게 할뿐만 아니라 듀얼 다마신 패턴에 배리어 층(barrier layer) 및 구리 시드층(copper seed layer)의 증착을 어렵게 하여 구리 채움(copper filling)이 어렵게된다. 또한, 유기 버텀-반사방지막은 고온 경화(curing)에 의해 강한 크로스-링킹(cross-rinking)이 이루어져 화학재에는 녹지 않기 때문에 반드시 O2 플라즈마를 이용해야 제거 가능하다. 그러나 일반적으로 저유전 절연막들은 O2 플라즈마에 노출될 경우 유전율의 저하 등의 열화가 이루어진다. 또한, 하부 배선이 O2 플라즈마에 노출될 경우 손상을 입게되며, 특히 하부 배선이 구리로 형성된 경우에는 산화가 진행되어 CuO를 형성하게 되고, 이는 구리 하부 배선의 전기적 특성을 저하시키게 된다. 더욱이, 트렌치 식각 시에 하부의 비아 형상(via profile)을 유지하기 위하여 저유전 층간 절연막보다 상대적으로 유전율이 큰 옥사이드 및 나이트라이드와 같은 물질로 트렌치 식각 중단층을 형성하기 때문에 내부 캐패시턴스(inter capacitance)가 증가하게 되어 소자의 특성을 악화시키기 된다.In the conventional dual damascene pattern formation method using the via first method, a via hole is first formed in a low dielectric interlayer insulating film, a via hole is filled with an organic bottom anti-reflective coating (organic B-ARC), and a low dielectric interlayer insulating film A trench etch stop layer formed therein is applied to form the trench. By the way, the via holes are formed in a single circuit by the circuit design, or are formed in various densities, or have different hole sizes, and thus have different pattern densities. do. Via faceting and via bowing may occur due to the difference in thickness of the organic bottom-anti-reflective coating that is filled in the via holes, which causes distortion of the pattern profile during the trench etching process. In addition, it is difficult to set the etching conditions, as well as the deposition of a barrier layer and a copper seed layer on the dual damascene pattern, making copper filling difficult. In addition, since the organic bottom anti-reflection film is strong cross-rinking due to high temperature curing and does not melt in a chemical material, the organic bottom anti-reflection film can be removed by using an O 2 plasma. In general, however, low-k dielectrics are degraded when exposed to O 2 plasma. In addition, when the lower wiring is exposed to O 2 plasma, damage is caused. In particular, when the lower wiring is formed of copper, oxidation proceeds to form CuO, which lowers electrical characteristics of the copper lower wiring. Furthermore, internal capacitance is formed by forming a trench etch stop layer made of a material such as oxide and nitride having a relatively higher dielectric constant than the low dielectric interlayer insulating film in order to maintain a lower via profile during trench etching. Is increased to deteriorate the characteristics of the device.
따라서, 본 발명은 비아 퍼스트 듀얼 다마신 공정에서 발생되는 비아홀 밀집도 차이에 따른 비아 페싱 현상 및 비아 보우잉 현상 등의 발생을 방지하고, 유기 버텀-반사방지막 제거에 사용되는 O2 플라즈마에 저유전 층간 절연막 및 하부 배선이 노출되지 않도록 하여 저유전 층간 절연막의 유전율 상승과 하부 배선의 손상을 방지하고, 저유전 층간 절연막내에 상대적으로 유전율이 큰 트렌치 식각 중단층을 형성하지 않으므로 내부 캐패시턴스가 증가하는 것을 방지하여, 금속 배선의 신뢰성을 향상시킬 수 있는 듀얼 다마신 패턴 형성 방법을 제공함에 그 목적이 있다.Accordingly, the present invention prevents the occurrence of via-passing and via-bowing due to the difference in via hole density generated in the via first dual damascene process, and the low dielectric interlayer in the O 2 plasma used to remove the organic bottom anti-reflection film. By preventing the insulating film and the lower wiring from being exposed, it is possible to prevent the dielectric constant of the low dielectric interlayer insulating film and damage to the lower wiring, and to prevent the internal capacitance from increasing by forming a relatively high dielectric constant trench etch stop layer in the low dielectric interlayer insulating film. Accordingly, an object of the present invention is to provide a dual damascene pattern formation method capable of improving the reliability of metal wiring.
이러한 목적을 달성하기 위한 본 발명의 듀얼 다마신 패턴 형성 방법은 배선이 형성된 기판 상에 확산 방지막, 층간 절연막 및 캡핑층을 형성하는 단계; 비아홀 식각 공정으로 상기 캡핑층 및 상기 층간 절연막 각각의 노출된 부분을 식각하여 비아홀을 형성하는 단계; 상기 비아홀의 측벽에 나이트라이드 스페이서를 형성하는 단계; 상기 나이트라이드 스페이서가 형성된 상기 비아홀을 포함한 전체 구조 상에 유기 버텀-반사방지막을 형성하는 단계; 트렌치 식각 공정으로 상기 유기 버텀-반사방지막, 상기 캡핑층 및 상기 층간 절연막 각각의 노출된 부분을 일정 깊이 식각하여 트렌치를 형성하는 단계; 상기 나이트라이드 스페이서를 제거하는 단계; 및 상기 비아홀 저면에 노출된 상기 확산 방지막을 제거하는 단계를 포함한다.The dual damascene pattern forming method of the present invention for achieving the above object comprises the steps of forming a diffusion barrier, an interlayer insulating film and a capping layer on the substrate formed wiring; Forming via holes by etching exposed portions of the capping layer and the interlayer insulating layer through a via hole etching process; Forming a nitride spacer on a sidewall of the via hole; Forming an organic bottom anti-reflection film on the entire structure including the via hole in which the nitride spacer is formed; Etching the exposed portions of each of the organic bottom-anti-reflection film, the capping layer, and the interlayer insulating film by a trench etching process to form a trench; Removing the nitride spacers; And removing the diffusion barrier exposed on the bottom of the via hole.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, only this embodiment to make the disclosure of the present invention complete, and to those skilled in the art the scope of the invention It is provided for complete information.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도이다.1A to 1H are cross-sectional views of devices for describing a dual damascene pattern forming method according to an embodiment of the present invention.
도 1a를 참조하면, 하부 배선(11)이 형성된 기판(10)이 제공되고, 하부 배선(11)을 포함한 전체 구조상에 확산 방지막(12)을 형성한다. 확산 방지막(12) 상에 층간 절연막(13) 및 캡핑층(14)을 형성한다. 캡핑층(14) 상에 비아홀이 형성될 영역이 개방된 비아홀용 포토레지스트 패턴(15)을 형성한다. 비아홀용 포토레지스트 패턴(15)을 식각 마스크로 한 비아 식각 공정으로 캡핑층(14) 및 층간 절연막(13) 각각의 노출된 부분을 식각하여 확산 방지막(12)이 노출된 비아홀(16)을 형성한다.Referring to FIG. 1A, a substrate 10 having a lower wiring 11 is provided, and a diffusion barrier film 12 is formed on the entire structure including the lower wiring 11. An interlayer insulating film 13 and a capping layer 14 are formed on the diffusion barrier 12. A photoresist pattern 15 for a via hole is formed on the capping layer 14 in which a region in which the via hole is to be formed is opened. An exposed portion of each of the capping layer 14 and the interlayer insulating layer 13 is etched by a via etching process using the photoresist pattern 15 for the via hole as an etching mask to form the via hole 16 having the diffusion barrier 12 exposed thereon. do.
상기에서, 확산 방지막(12)은 하부 배선(11)이 구리인 경우 구리의 산화 방지 및 구리 이온의 외부 확산을 방지하는 역할을 하며, 후속 공정으로 형성될 비아홀 형성시 하부 배선(11)을 보호하는 역할을 한다. 확산 방지막(12)은 통상적으로 질화물 계열을 사용하여 형성하지만, 여기서는 내부 캐패시턴스의 증가를 방지하기 위해 질화물 계열보다 유전상수가 낮은 SiC를 PE-CVD 방법으로 300 내지 500Å의 두께로 증착하여 형성한다. 층간 절연막(13)은 배선과 배선 사이의 기생 캐패시터로 인한 문제를 해결하기 위해, 유전 상수 값이 1.5 내지 4.5 대역의 SiO2 계열에 H, F, C, CH3 등이 부분적으로 결합되어 있는 물질이나, C-H를 기본 구조로 하는 폴리머 계열의 SiLKTM제품, FlareTM제품 등의 유기 물질(organic material)이나, 이들 물질의 유전 상수 값을 낮추기 위해 이들 물질의 기공도(porosity)를 증가시킨 다공성(porous) 물질로 7000 ~ 9000Å의 두께로 형성한다. 캡핑층(14)은 저유전 층간 절연막(13)의 수분 흡수나 후속 공정에 의한 손상을 방지하기 위하여, 산화물(oxide)을 PE-CVD 방법으로 800 내지 1200Å의 두께로 증착하여 형성하며, 이외에도 PE-TEOS나 SiN, SiON, Si3N4와 같은 질화물을 사용하여 형성할 수 있다. 비아홀(16)은 C4F8 가스, N2 가스 및 Ar 가스를 활성화시킨 플라즈마를 이용하여 층간 절연막(13)을 식각함에 의해 형성하거나, O2 가스에 층간 절연막(13)을 보호하기 위한 N2 가스를 조합한 플라즈마를 이용하여 층간 절연막(13)을 식각함에 의해 형성한다.In the above, the diffusion barrier 12 serves to prevent oxidation of copper and external diffusion of copper ions when the lower wiring 11 is copper, and protects the lower wiring 11 when forming a via hole to be formed by a subsequent process. It plays a role. The diffusion barrier 12 is typically formed using a nitride series, but in this case, SiC having a dielectric constant lower than that of the nitride series is deposited by PE-CVD to a thickness of 300 to 500 kW in order to prevent an increase in internal capacitance. In order to solve the problem caused by the parasitic capacitor between the wiring and the wiring, the interlayer insulating layer 13 is a material in which H, F, C, CH 3, etc. are partially coupled to SiO 2 series having a dielectric constant value of 1.5 to 4.5 band. However, organic materials such as CHLK-based polymer-based SiLK TM products and Flare TM products, or porous materials having increased porosity in order to lower the dielectric constant of these materials ( porous) It is formed to a thickness of 7000 ~ 9000Å. The capping layer 14 is formed by depositing an oxide to a thickness of 800 to 1200 Å by PE-CVD in order to prevent moisture absorption of the low dielectric interlayer insulating layer 13 or damage caused by a subsequent process. It can be formed using a nitride such as -TEOS, SiN, SiON, Si 3 N 4 . The via hole 16 is formed by etching the interlayer insulating film 13 by using a plasma activated with a C 4 F 8 gas, an N 2 gas, and an Ar gas, or N for protecting the interlayer insulating film 13 in an O 2 gas. It forms by etching the interlayer insulation film 13 using the plasma which combined 2 gases.
도 1b를 참조하면, 비아홀용 포토레지스트 패턴(15)을 제거한다. 비아홀(16)을 포함한 전체 구조 상의 표면을 따라 나이트라이드막(100)을 형성한다. 나이트라이드막(100)은 비아홀(16) 측벽을 보호하기 위하여 PE-CVD 방법을 이용하여 나이트라이드를 증착하여 형성하는데, 이때 사용되는 가스는 SiH4, N2 및 N2O 가스이며, 증착 두께는 비아홀 사이즈 및 비아홀 애스팩트 비를 고려하여 300 내지 500Å의 두께로 증착하여 형성한다.Referring to FIG. 1B, the via hole photoresist pattern 15 is removed. The nitride film 100 is formed along the surface of the entire structure including the via hole 16. The nitride film 100 is formed by depositing nitride by using a PE-CVD method to protect the sidewalls of the via hole 16. The gases used are SiH 4 , N 2 and N 2 O gases, and the deposition thickness Is formed by depositing to a thickness of 300 to 500Å in consideration of the via hole size and the via hole aspect ratio.
도 1c를 참조하면, 나이트라이드막(100)을 블랭켓 식각(blanket etch) 공정으로 식각하여 비아홀(16) 측벽에 나이트라이드 스페이서(100S)를 형성하고, 이로 인하여 비아홀(16) 측벽을 이루는 층간 절연막(13)이 보호된다.Referring to FIG. 1C, the nitride film 100 is etched by a blanket etch process to form nitride spacers 100S on the sidewalls of the via holes 16, thereby forming interlayers forming the sidewalls of the via holes 16. The insulating film 13 is protected.
상기에서, 나이트라이드 스페이서(100S) 형성을 위한 블랭켓 식각 공정은 미디움 이온 덴시티 (medium ion density; 1 ×10<11>ion/cm3)를 갖는 식각 장비를 이용하고, 식각 장비의 조건을 50 내지 70mTorr의 압력, 1500 내지 1800W의 소오스 전력(source power) 및 200 내지 500W의 바이어스 전력(bias power)으로 하고, 장비 내에 30 내지 50sccm의 CF4, 10 내지 20sccm의 CHF3, 10 내지 20sccm의 O2 및 400 내지 600sccm의 Ar을 흘려 진행한다.In the above, the blanket etching process for forming the nitride spacer 100S uses an etching apparatus having a medium ion density (1 × 10 <11> ion / cm 3 ), and the conditions of the etching apparatus are used. Pressure of 50 to 70 mTorr, source power of 1500 to 1800 W and bias power of 200 to 500 W, and 30 to 50 sccm of CF 4 , 10 to 20 sccm of CHF 3 , 10 to 20 sccm of Proceed with O 2 and 400 to 600 sccm of Ar.
도 1d를 참조하면, 무기 버텀-반사방지물질(inorganic Barc material)인 나이트라이드 스페이서(100S)가 측벽에 형성된 비아홀(16)을 포함한 전체 구조 상에 유기 버텀-반사방지막(organic Barc film; 17)을 형성한다. 유기 버텀-반사방지막(17) 상에 트렌치용 포토레지스트 패턴(18)을 형성한다.Referring to FIG. 1D, an organic bottom-reflective film (organic Barc film) 17 is formed on the entire structure including the via hole 16 formed on the sidewall of the nitride spacer 100S, which is an inorganic bottom-reflective material. To form. A trench photoresist pattern 18 is formed on the organic bottom anti-reflection film 17.
상기에서, 유기 버텀-반사방지막(17)은 후속의 트렌치 식각 공정시 비아홀(16) 바닥이 식각되는 것을 방지하면서 트렌치 식각 공정 동안 동시에 식각되어지며, 회전도포 방법으로 비아홀(16) 높이의 50 내지 70%정도 되는 500 내지 1000Å의 두께로 형성한다. 트렌치용 포토레지스트 패턴(18)은 딥 유브이 레지스트(deep UV resist)를 사용하여 형성한다.In the above, the organic bottom anti-reflection film 17 is simultaneously etched during the trench etching process while preventing the bottom of the via hole 16 from being etched during the subsequent trench etching process, and 50 to 50 times the height of the via hole 16 by the rotation coating method. It is formed to a thickness of 500 to 1000 mm which is about 70%. The trench photoresist pattern 18 is formed using a deep UV resist.
도 1e를 참조하면, 트렌치용 포토레지스트 패턴(18)을 식각 마스크로 하여 유기 버텀-반사방지막(17), 캡핑층(14) 및 층간 절연막(13) 각각의 노출된 부분을 일정 깊이 식각하여 트렌치(19)를 형성한다. 이후, 트렌치용 포토레지스트 패턴(18) 및 남아있는 유기 버텀-반사방지막(17)을 제거한다. 한편, 트렌치용 포토레지스트 패턴(18) 및 유기 버텀-반사방지막(17)을 별도의 공정으로 제거하지 않고, 트렌치(19)를 형성하기 위한 식각 공정 동안에 동시에 제거할 수 있는데, 이는 하기에 설명된다.Referring to FIG. 1E, the trench is formed by etching the exposed portions of the organic bottom anti-reflection film 17, the capping layer 14, and the interlayer insulating layer 13 using a trench photoresist pattern 18 as an etching mask. (19) is formed. Thereafter, the trench photoresist pattern 18 and the remaining organic bottom anti-reflection film 17 are removed. On the other hand, the trench photoresist pattern 18 and the organic bottom anti-reflection film 17 may be removed at the same time during the etching process for forming the trench 19 without being removed in a separate process, which will be described below. .
상기에서, 트렌치(19) 형성을 위한 식각 공정은 미디움 이온 덴시티 (medium ion density; 1 ×10<10>ion/cm3)를 갖는 식각 장비를 이용하고, 식각 순서는 유기 버텀-반사방지막(17)-->캡핑층(14)-->층간 절연막(13) 순으로 실시한다.In the above, an etching process for forming the trench 19 uses an etching apparatus having a medium ion density (1 × 10 <10> ion / cm 3 ), and the etching order is an organic bottom antireflection film ( 17)-> Capping layer (14)-> Interlayer insulating film (13) in this order.
먼저 유기 버텀-반사방지막(17)의 식각 공정은 식각 장비 조건을 10 내지 20mTorr의 압력, 1000 내지 1500W의 소오스 전력(source power) 및 100 내지 300W의 바이어스 전력(bias power)으로 하고, 장비 내에 20 내지 40sccm의 O2 및 60 내지 80sccm의 N2를 흘려 나이트라이드와의 식각 선택비가 거의 무한대가 되도록하여 진행한다.First, the etching process of the organic bottom anti-reflection film 17 is carried out with the etching equipment conditions as a pressure of 10 to 20 mTorr, a source power of 1000 to 1500W and a bias power of 100 to 300W, and 20 to shed the 40sccm of O 2 and N 2 from 60 to 80sccm advances to ensure that little etching selectivity of the nitride ratio of infinity.
다음으로, 옥사이드로 형성된 캡핑층(14)의 식각 공정은 식각 장비 조건을 50 내지 70mTorr의 압력, 1000 내지 1500W의 소오스 전력(source power) 및 300 내지 500W의 바이어스 전력(bias power)으로 하고, 장비 내에 50 내지 100sccm의 CF4, 20 내지 30sccm의 CHF3, 10 내지 20sccm의 O2 및 400 내지 600sccm의 Ar을 흘려 진행한다.Next, the etching process of the capping layer 14 formed of oxide is set to the etching equipment conditions of 50 to 70mTorr pressure, source power of 1000 to 1500W and bias power of 300 to 500W, equipment 50 to 100 sccm of CF 4 , 20 to 30 sccm of CHF 3 , 10 to 20 sccm of O 2, and 400 to 600 sccm of Ar are run.
마지막으로, 폴리머 계열의 저유전 물질로 형성된 층간 절연막(13)의 식각 공정은 층간 절연막(13)의 식각에 의한 손상(attack)을 최소화하기 위해, 압력을 낮추어 산소 기(oxygen radical)의 존재 시간(residence time)을 줄이고, N2를 첨가하여 측벽을 보호(passivation)하도록 하는데, 이를 만족하기 위한 층간 절연막(13)의 식각 공정은 2가지로 나눌 수 있다. 첫 번째 식각 공정은 식각 장비 조건을 10 내지 20mTorr의 압력, 1000 내지 1500W의 소오스 전력(source power) 및 100 내지 300W의 바이어스 전력(bias power)으로 하고, 장비 내에 50 내지 100sccm의 O2 및 200 내지 300sccm의 N2를 흘려 진행한다. 두 번째 식각 공정은 식각 장비 조건을 10 내지 20mTorr의 압력, 1000 내지 1500W의 소오스 전력(source power) 및 100 내지 300W의 바이어스 전력(bias power)으로 하고, 장비 내에 50 내지 100sccm의 H2 및 200 내지 300sccm의 N2를 흘려 진행한다. 상기 설명된 식각 조건으로 트렌치(19)가 형성되는 동안 트렌치용 포토레지스트 패턴(18) 및 유기 버텀-반사방지막(17)이 모두 제거되어 진다. O2 플라즈마만으로 식각을 하게되면 트렌치(19) 측벽에 저유전 폴리머 물질로 이루어진 층간 절연막(13)이 산소계 활성종에 의해 산화되어 퇴적층(degradation layer)이 형성되며, 이방성 확보에 높은 입사 이온 에너지가 불가피하기 때문에 상부의 하드 마스크(hard mask) 역할을 하는 나이트라이드 스페이서(100S)가 크게 후퇴되는 단점이 있다. O2 대신에 N2 를 이용하면, 식각 후의 측벽이 산화될 염려는 없고 플라즈마 중의 활성종과 층간 절연막(13)의 반응성은 낮기 때문에 이방성 가공에 높은 이온 에너지도 필요하지 않고, 하드 마스크 역할을 하는 나이트라이드 스페이서(100S)의 침식(erosion)도 일어나지 않는 등의 장점이 있다.Finally, the etching process of the interlayer insulating film 13 formed of a polymer-based low dielectric material lowers the pressure to minimize the attack caused by the etching of the interlayer insulating film 13, thereby reducing the pressure of oxygen radicals. (residence time) is reduced, and N 2 is added to passivation the side wall. The etching process of the interlayer insulating layer 13 to satisfy this can be divided into two types. The first etching process uses etching equipment conditions with a pressure of 10 to 20 mTorr, a source power of 1000 to 1500 W, and a bias power of 100 to 300 W, and 50 to 100 sccm of O 2 and 200 to The flow proceeds by flowing 300 sccm of N 2 . The second etching process uses etching equipment conditions with a pressure of 10 to 20 mTorr, a source power of 1000 to 1500 W and a bias power of 100 to 300 W, and 50 to 100 sccm of H 2 and 200 to The flow proceeds by flowing 300 sccm of N 2 . While the trench 19 is formed under the etching conditions described above, both the trench photoresist pattern 18 and the organic bottom anti-reflection film 17 are removed. When etching with only O 2 plasma, the interlayer insulating film 13 made of a low dielectric polymer material is oxidized by oxygen-based active species on the sidewall of the trench 19 to form a deposition layer, and high incident ion energy is obtained to secure anisotropy. Inevitably, the nitride spacer 100S, which serves as a hard mask on the upper side, is greatly retracted. If N 2 is used instead of O 2 , there is no fear that the sidewalls after etching are oxidized and the reactivity between the active species in the plasma and the interlayer insulating film 13 is low, so that high ion energy is not required for anisotropic processing and serves as a hard mask. There is an advantage that the erosion of the nitride spacer 100S does not occur.
도 1f를 참조하면, H3PO4 수용액으로 습식 식각 공정을 실시하여 비아홀(16) 측벽을 보호하고 있는 나이트라이드 스페이서(100)를 선택적으로 제거하다. 이때, 나이트라이드 스페이서(100S) 제거 공정에 사용되는 H3PO4 수용액은 150 내지 200℃의 높은 온도로 유지되고, 80 내지 90%의 H3PO4에 10 내지 20%의 H2O를 섞는다.Referring to FIG. 1F, the nitride spacer 100 protecting the sidewall of the via hole 16 is selectively removed by performing a wet etching process with an H 3 PO 4 aqueous solution. At this time, the H 3 PO 4 aqueous solution used in the nitride spacer (100S) removal process is maintained at a high temperature of 150 to 200 ℃, mix 10 to 20% H 2 O with 80 to 90% H 3 PO 4 . .
도 1g를 참조하면, 비아홀(16) 저면에 노출된 확산 방지막(12)을 제거하여 하부 배선(11)을 노출시킨다. 확산 방지막(12)이 SiC로 형성된 경우, 식각 조건은 캡핑층(14)을 남기면서 층간 절연막(13)에 식각 손상(damage)을 최소화하도록 설정하는데, 식각 장비 조건을 30 내지 50mTorr의 압력, 1000 내지 1500W의 소오스 전력(source power) 및 100 내지 300W의 바이어스 전력(bias power)으로 하고, 장비 내에 20 내지 30sccm의 CHF3, 20 내지 30sccm의 O2, 50 내지 100sccm의 N2 및 400 내지 600sccm의 Ar을 흘려 진행한다.Referring to FIG. 1G, the diffusion barrier layer 12 exposed on the bottom surface of the via hole 16 is removed to expose the lower wiring 11. In the case where the diffusion barrier 12 is formed of SiC, the etching conditions are set to minimize the etching damage to the interlayer insulating layer 13 while leaving the capping layer 14. The etching equipment conditions are set at a pressure of 30 to 50 mTorr, 1000 Source power from 1500W to 1500W and bias power from 100 to 300W, and 20 to 30 sccm CHF 3 , 20 to 30 sccm O 2 , 50 to 100 sccm N 2 and 400 to 600 sccm Proceed with Ar.
도 1h를 참조하면, 비아홀(16)과 트렌치(19)로 이루어진 듀얼 다마신 패턴 내에 하부 배선(11)과 연결되는 상부 배선(20)을 형성한다. 상부 배선(20)은 구리 또는 텅스텐, 알루미늄 등과 같은 반도체 소자의 배선 재료로 사용되는 전도성 물질로 형성할 수 있다.Referring to FIG. 1H, the upper interconnection 20 connected to the lower interconnection 11 is formed in the dual damascene pattern including the via hole 16 and the trench 19. The upper wiring 20 may be formed of a conductive material used as a wiring material of a semiconductor device such as copper, tungsten, aluminum, or the like.
상술한 바와 같이, 본 발명은 듀얼 다마신 패턴 형성 방식 중 비아 퍼스트 방식에서 비아홀을 형성한 후, 비아홀 측벽을 보호하기 위하여 비아홀 측벽에 나이트라이드 스페이서를 형성하고, 나이트라이드 스페이서가 형성된 비아홀을 유기 버텀-반사방지막으로 채우고, 트렌치 식각 공정 및 유기 버텀-반사방지막 제거 공정을 실시한 후 남아있는 나이트라이드 스페이서를 저유전율 층간 절연막에 대한 손상 없이 선택적으로 제거하여 비아홀 및 트렌치로 이루어진 듀얼 다마신 패턴을 형성하므로, 비아 퍼스트 듀얼 다마신 공정에서 발생되는 비아홀 밀집도 차이에 따른 비아 페싱 현상 및 비아 보우잉 현상 등의 발생을 방지하고, 유기 버텀-반사방지막 제거에 사용되는 O2 플라즈마에 저유전 층간 절연막 및 하부 배선이 노출되지 않도록 하여 저유전 층간 절연막의 유전율 상승과 하부 배선의 손상을 방지하고, 저유전 층간 절연막내에 상대적으로 유전율이 큰 트렌치 식각 중단층을 형성하지 않으므로 내부 캐패시턴스가 증가하는 것을 방지하여, 금속 배선의 신뢰성을 향상시킬 수 있다.As described above, in the present invention, after forming the via hole in the via first method among the dual damascene pattern forming methods, a nitride spacer is formed on the sidewalls of the via holes to protect the via hole sidewalls, and the via holes on which the nitride spacers are formed are organic bottoms. After filling with anti-reflection film and performing trench etching process and organic bottom anti-reflection film removal process, the remaining nitride spacers are selectively removed without damaging the low dielectric constant interlayer insulating film to form a dual damascene pattern consisting of via holes and trenches. To prevent via-passing and via-bowing due to the difference in via hole density generated in the via first dual damascene process, and to the low dielectric interlayer insulating film and lower wiring in the O 2 plasma used to remove the organic bottom anti-reflection film. To prevent this exposure The dielectric constant of the interlayer insulating film and the damage of the lower wiring are prevented, and since the trench etch stop layer having a relatively high dielectric constant is not formed in the low dielectric interlayer insulating film, the internal capacitance is prevented from increasing, thereby improving the reliability of the metal wiring. .
도 1a 내지 도 1h는 본 발명의 실시예에 따른 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도.1A to 1H are cross-sectional views of devices for describing a dual damascene pattern forming method according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10: 기판 11: 하부 배선10: substrate 11: lower wiring
12: 확산 방지막 13: 층간 절연막12: diffusion barrier film 13: interlayer insulating film
14: 캡핑층 15: 비아홀용 포토레지스트 패턴14 capping layer 15 photoresist pattern for via hole
16: 비아홀 17: 유기 버텀-반사방지막16: Via Hole 17: Organic Bottom Anti-Reflective Film
18: 트렌치용 포토레지스트 패턴 19: 트렌치18: photoresist pattern for trench 19: trench
20: 상부 배선 100: 나이트라이드막20: upper wiring 100: nitride film
100S: 나이트라이드 스페이서100S: Nitride spacer
Claims (11)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030055297A KR20050017844A (en) | 2003-08-11 | 2003-08-11 | Method of forming a dual damascene pattern |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030055297A KR20050017844A (en) | 2003-08-11 | 2003-08-11 | Method of forming a dual damascene pattern |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20050017844A true KR20050017844A (en) | 2005-02-23 |
Family
ID=37227461
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020030055297A KR20050017844A (en) | 2003-08-11 | 2003-08-11 | Method of forming a dual damascene pattern |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20050017844A (en) |
-
2003
- 2003-08-11 KR KR1020030055297A patent/KR20050017844A/en not_active Application Discontinuation
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6410437B1 (en) | Method for etching dual damascene structures in organosilicate glass | |
US7157366B2 (en) | Method of forming metal interconnection layer of semiconductor device | |
US20070218679A1 (en) | Organic BARC etch process capable of use in the formation of low k dual damascene integrated circuits | |
US6197681B1 (en) | Forming copper interconnects in dielectric materials with low constant dielectrics | |
CN106409752B (en) | Method for forming semiconductor structure | |
CN1661799B (en) | Semiconductor device | |
KR20010063765A (en) | Fabricating method for semiconductor device | |
KR100909175B1 (en) | How to form a dual damascene pattern | |
JP2003197775A (en) | Method for manufacturing semiconductor element | |
KR100440080B1 (en) | Method for forming metal line of semiconductor device | |
KR100909174B1 (en) | How to form a dual damascene pattern | |
KR20050017844A (en) | Method of forming a dual damascene pattern | |
KR100439111B1 (en) | Method for forming metal line in semiconductor device | |
KR101081851B1 (en) | Method of forming a dual damascene pattern in a semiconductor device | |
KR100460745B1 (en) | Method of forming a dual damascene pattern | |
KR101024871B1 (en) | Method of forming a dual damascene pattern | |
KR101028811B1 (en) | Method of forming a dual damascene pattern in a semiconductor device | |
KR100413496B1 (en) | method for forming metal line of semiconductor device | |
KR100421278B1 (en) | Fabricating method for semiconductor device | |
KR100539153B1 (en) | Method of forming metal line in a semiconductor device | |
KR100668726B1 (en) | Method for forming the bit line contact in semiconductor device | |
KR100996161B1 (en) | Method of forming a dual damascene pattern in a semiconductor device | |
KR100917099B1 (en) | Method of forming a dual damascene pattern | |
KR100875057B1 (en) | How to form a dual damascene pattern | |
KR100548564B1 (en) | method for forming bit line |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
N231 | Notification of change of applicant | ||
WITN | Withdrawal due to no request for examination |