KR20050015971A - 누설전류를 이용한 반도체 검사장치 및 누설전류 보상시스템 - Google Patents

누설전류를 이용한 반도체 검사장치 및 누설전류 보상시스템

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KR20050015971A
KR20050015971A KR1020040031461A KR20040031461A KR20050015971A KR 20050015971 A KR20050015971 A KR 20050015971A KR 1020040031461 A KR1020040031461 A KR 1020040031461A KR 20040031461 A KR20040031461 A KR 20040031461A KR 20050015971 A KR20050015971 A KR 20050015971A
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Abstract

본 발명은 누설전류를 이용한 반도체 검사장치 및 누설전류 보상 시스템에 관한 것이다. 본 발명에 따른 반도체 검사장치는 반도체 장치의 MOS 트랜지스터들과 동일한 공정으로 제조된 MOS 트랜지스터들을 포함하며 상기 MOS 트랜지스터들에 흐르는 누설전류를 감지하여 상기 반도체 장치가 정상적 또는 비정상적으로 제조되었는지 여부를 검사하고 검사결과로서 정상 또는 비정상 신호를 발생한다. 한편, 누설전류 보상장치는 상기 반도체 검사장치의 정상 또는 비정상 신호에 응답하여 상기 반도체 장치에 흐르는 누설전류를 보상한다. 본 발명에 따른 반도체 검사장치에 의하면 비정상적으로 제조되는 MOS 트랜지스터들을 쉽게 검출할 수 있으며, 누설전류 보상장치에 의해 반도체 장치의 오동작을 미리 방지할 수 있다.

Description

누설전류를 이용한 반도체 검사장치 및 누설전류 보상 시스템{SEMICONDUCTOR TEST DEVICE USING LEAKAGE CURRENT AND COMPENSATION SYSTEM OF LEAKAGE CURRENT}
본 발명은 누설전류를 이용한 반도체 검사장치 및 누설전류 보상 시스템에 관한 것이다.
반도체 제조 방법이 미세화 됨에 따라 MOS 트랜지스터의 채널 길이에 대한 제어도 점점 어려워지고 있다. 또한, 미세한 채널 길이를 요하는 MOS 트랜지스터를 웨이퍼 상에 구현하는 것도 어렵게 되었다. 미세한 채널 길이를 제어하기 위한 다양한 기술들, 예를 들면, 좀 더 짧은 파장의 광원, PSM(Phase Shift Mask), PESM(Phase Edge Shift Mask), OPC(OPtical Correct) 등에 대한 연구가 진행되고 있다. 그러나 위와 같은 정밀한 기술들을 사용하여도 공정상 목표로 하는 한계 채널 길이를 벗어나는 MOS 트랜지스터들이 존재한다. 이러한 MOS 트랜지스터들로 인하여 반도체 칩은 오동작을 유발한다.
MOS 트랜지스터의 특성을 검증하기 위해 개개의 트랜지스터 또는 아주 간단한 회로들(예를 들면, inverter delay, ring oscillator)을 웨이퍼 상에서 함께 제조하여, 이들을 통해 MOS 트랜지스터의 특성을 나타내는 각종 파라미터들을 추출하였다. 그러나 반도체 공정이 복잡하고 미세화 됨에 따라 MOS 트랜지스터의 특성이 변하여 파라미터들을 찾기가 어려워졌고, 이를 찾는데 많은 시간을 요하게 되었다. 특히 MOS 트랜지스터의 오프 모드시 채널 길이의 변화에 따른 누설전류의 급격한 변화는 수십만개 내지는 수백만개의 MOS 트랜지스터가 응집된 반도체 칩에서 오동작 원인이 된다.
한편, 반도체 제조 방법이 미세화 됨에 따라 MOS 트랜지스터의 산화막 두께도 얇아지게 되어 이에 대한 제어도 점점 어려워지고 있다. 또한 미세한 산화막 두께에서 터널링(tunneling)에 의한 누설전류가 증가하게 되어 반도체 회로의 오동작을 일으키고 있다. 특히 게이트 면적이 넓은 MOS 커패시터를 전원의 양단에 사용할 경우 게이트 누설전류로 인하여 누전이 발생하기 쉽다. 또한 누설전류로 인하여 MOS 커패시터의 커패시턴스 값이 저하되어 이를 사용한 회로에 오동작을 유발시키며, 오동작의 원인을 찾는데 많은 시간을 요하게 한다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 첫번째 목적은 비정상적으로 제조되어 오프 모드 시에 채널 누설전류로 인해 오동작의 원인이 되는 MOS 트랜지스터를 쉽게 판별하기 위한 반도체 검사장치를 제공하는데 있다. 본 발명의 두번째 목적은 비정상적으로 제조되어 게이트 누설전류로 인해 오동작의 원인이 되는 MOS 트랜지스터를 쉽게 판별하기 위한 반도체 검사장치를 제공하는데 있다. 본 발명의 세번째 목적은 비정상적으로 제조되어 누설전류가 발생한 반도체 장치에 누설전류를 보상하는 누설전류 보상 시스템을 제공하는데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 누설전류를 이용한 반도체 검사장치는 적어도 하나 이상의 MOS 트랜지스터들을 포함한 반도체 장치를 검사하기 위한 것이다. 본 발명에 따른 반도체 검사 장치는, 상기 MOS 트랜지스터들이 정상적으로 제조되었는지 여부에 따라 가변적으로 제 1 누설전류를 발생하도록 구성된 제 1 누설 전류원과; 상기 MOS 트랜지스터들이 정상적으로 제조되었는지 여부에 따라 가변적으로 제 2 누설전류를 발생하도록 구성된 제 2 누설 전류원과; 그리고 상기 제 1 및 제 2 누설 전류를 비교하여 상기 반도체 장치가 정상적으로 제조되었는지 여부를 판단하는 비교기를 포함한다. 여기서, 상기 MOS 트랜지스터들이 정상적으로 제조되면 제 1 누설전류는 제 2 누설전류보다 작고, 상기 MOS 트랜지스터들이 비정상적으로 제조되면 제 1 누설전류는 제 2 누설전류보다 큰 것을 특징으로 한다.
실시예로서, 상기 제 1 및 제 2 누설 전류원은, MOS 트랜지스터인 것을 특징으로 한다.
본 발명에 따른 누설전류를 이용한 반도체 검사장치의 다른 일면은, 오프 모드 동작시, 임계 채널 길이(이하, L1 라 한다) 및 L1 보다 ΔL1 만큼 작은 채널 길이(이하, L1' 라 한다)에서 각각 제 1 누설전류들(이하, 각각 I1, I1' 라 한다)이 채널을 통해 흐르도록 설계된 제 1 MOS 트랜지스터와; 오프 모드 동작시, L1 보다 긴 채널 길이(이하, L2 라 한다.) 및 L2 보다 ΔL2 만큼 작은 채널 길이(이하, L2' 라 한다)에서 각각 제 2 누설전류들(이하, I2, I2' 라 한다)이 채널을 통해 흐르도록 설계된 제 2 MOS 트랜지스터와; 그리고 상기 제 1 및 제 2 누설전류들을 비교하여 상기 반도체 장치가 정상적으로 제조되었는지 여부를 판단하는 비교기를 포함하되, 상기 제 1 MOS 트랜지스터는 I1 이 I2 보다 작고 I1' 가 I2' 보다 크도록 설계된 채널 폭(W1)을 가지며, 상기 제 2 MOS 트랜지스터는 I2 가 I1 보다 크고 I2' 가 I1' 보다 작도록 설계된 채널 폭(W2)을 가지는 것을 특징으로 한다.
본 발명에 따른 누설전류를 이용한 반도체 검사장치의 또 다른 일면은, 임계 산화막 두께(이하, T1 라 한다) 및 T1 보다 ΔT1 만큼 작은 산화막 두께(이하, T1' 라 한다)에서 각각 제 1 누설전류들(이하, 각각 J1, J1' 라 한다)이 산화막을 통해 흐르도록 설계된 제 1 MOS 커패시터와; T1 보다 큰 산화막 두께(이하, T2 라 한다.) 및 T2 보다 ΔT2 만큼 작은 산화막 두께(이하, T2' 라 한다)에서 각각 제 2 누설전류들(이하, J2, J2' 라 한다)이 산화막을 통해 흐르도록 설계된 제 2 MOS 커패시터와; 그리고 상기 제 1 및 제 2 누설전류들을 비교하여 상기 반도체 장치가 정상적으로 제조되었는지 여부를 판단하는 비교기를 포함하되, 상기 제 1 MOS 커패시터는 J1 이 J2 보다 작고 J1' 가 J2' 보다 크도록 설계된 게이트 면적(A1)을 가지며, 상기 제 2 MOS 커패시터는 J2 가 J1 보다 크고 J2' 가 J1' 보다 작도록 설계된 게이트 면적(A2)을 가지는 것을 특징으로 한다.
본 발명에 따른 누설전류 보상 시스템은, 적어도 하나 이상의 MOS 트랜지스터들을 포함하는 반도체 장치와; 상기 MOS 트랜지스터들과 동일한 공정으로 제조되는 제 1 및 제 2 MOS 트랜지스터를 포함하는, 상기 제 1 및 제 2 MOS 트랜지스터에 흐르는 제 1 및 제 2 누설전류들을 비교하는, 그리고 비교 결과로서 상기 반도체 장치의 MOS 트랜지스터들이 정상적으로 제조되었는지 여부를 판단하는 반도체 검사장치와; 그리고 상기 반도체 검사장치의 출력신호에 응답하여 상기 반도체 장치의 MOS 트랜지스터들에 흐르는 누설전류를 보상하는 누설전류 보상장치를 포함한다.
이 실시예에 있어서, 상기 누설전류 보상장치는 상기 반도체 장치가 비정상적으로 제조되어 상기 MOS 트랜지스터들에 누설전류가 발생할 경우에 상기 반도체 검사장치의 비정상 신호에 응답하여 상기 MOS 트랜지스터들에 누설전류를 공급하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
Ⅰ. 채널 누설전류를 이용한 반도체 검사장치
도 1은 본 발명에 따른 채널 누설전류를 이용한 반도체 검사장치의 제 1 실시예를 나타낸 도면이다. 도 1을 참조하면, 본 발명에 따른 반도체 검사장치(100)는 제 1 누설 전류원(110), 제 2 누설 전류원(120), 그리고 비교기(130)를 포함한다.
상기 제 1 및 제 2 누설 전류원(110, 120)은 각각 NMOS 트랜지스터들(T1, T2)로 구성된다. 상기 NMOS 트랜지스터들(T1, T2)의 게이트에는 접지전압(Vss)을 인가하여 채널이 형성되지 않은 오프 모드가 되도록 한다. 상기 제 1 및 제 2 누설 전류원(110, 120)은 오프 모드에서 NMOS 트랜지스터들(T1, T2)의 채널에 각각 제 1 및 제 2 누설전류들(I1, I2)을 흐르게 한다. 도 1 에서는 상기 제 1 및 제 2 누설 전류원(110, 120)을 NMOS 트랜지스터로 한정하였는 바, 이는 단순한 실시예에 불과하며, PMOS 트랜지스터인 경우에도 동일한 원리가 적용됨은 당업자에게 자명한 사실이다.
상기 비교기(130)는 상기 제 1 누설 전류원(110)에 흐르는 제 1 누설전류(I1)와 상기 제 2 누설 전류원(I2)에 흐르는 제 2 누설전류(I2)를 비교하고, 그 결과로서 출력신호(Output)를 발생한다. 출력신호(Output)에 의해 검사하고자 하는 반도체 장치(도시되지 않음)가 정상적으로 제조되었는지 여부를 알 수 있다. 여기서, 반도체 장치는 MOS 트랜지스터를 포함한 회로(예를 들면, 도 11에서 NMOS 논리회로)이며 상기 반도체 검사장치(100)와 함께 제조된다.
도 2는 채널 길이의 변화에 따른 누설전류의 변화를 개략적으로 도시한 그래프이다. 그래프의 가로축은 MOS 트랜지스터의 채널 길이(L)이며, 세로축은 MOS 트랜지스터의 오프 모드시 채널에 흐르는 누설전류(Ioff)이다.
도 1에 도시된 NMOS 트랜지스터들(T1, T2)의 채널 길이를 각각 L1, L2 라 하고, 이때 채널에 흐르는 누설전류를 각각 I1, I2 라 한다. 본 명세서에서, 상기 L1 은 임계 채널 길이로 정의되며, 공정시 구현하고자 하는 트랜지스터의 채널 길이이다. 상기 임계 채널 길이(L1)를 기준으로 L1 보다 작은 채널 길이를 갖는 구간에서는 단위 채널 길이에 대한 누설전류의 변화가 민감하며, L1 보다 큰 채널 길이를 갖는 구간에서는 단위 채널 길이에 대한 누설전류의 변화가 크지 않다. 여기서 그래프의 세로축은 log 스케일인 점을 주목할 필요가 있다. 따라서 MOS 트랜지스터 공정시 임계 채널 길이보다 조금만 작아지더라도 누설전류가 급격히 증가하여 회로의 오동작을 유발하게 된다. 상기 L2 는 상기 임계 채널 길이(L1)보다 큰 구간에 속하는 채널 길이이다.
한편, 반도체 제조 공정시 감소된 채널 길이를 각각 L1', L2' 라 하고, 이때 채널에 흐르는 누설전류를 각각 I1', I2' 라 한다. 채널 길이의 변화량은 각각 ΔL1 = L1 - L1', ΔL2 = L2 - L2' 가 된다. 만약, ΔL1 = ΔL2 라고 하면, 반도체 제조 공정시 채널 길이의 변화율은 채널 길이가 작은 쪽에서 더 크다. 즉, ΔL1 /L1 ≫ ΔL2/L2 관계가 성립된다.
본 발명에 따른 채널 누설전류를 이용한 반도체 검사장치(100)는,
1) 반도체 제조 공정이 정상적으로 진행되어, 상기 제 1 및 제 2 누설 전류원(110, 120)의 채널 길이가 각각 L1, L2 일 때, 상기 누설 전류원들(110, 120)에 각각 흐르는 누설전류가 I2 > I1 인 관계가 성립되고,
2) 반도체 제조 공정이 비정상적으로 진행되어, 상기 제 1 및 제 2 누설 전류원(110, 120)의 채널 길이가 각각 L1', L2' 일 때, 상기 누설 전류원(110, 120)에 각각 흐르는 누설전류가 I2' < I1' 인 관계가 성립되도록 하는,
상기 제 1 누설 전류원(110)의 채널 폭(W1)과 상기 제 2 누설 전류원(120)의 채널 폭(W2)을 정한다. 예로서, L1 = 0.13μm, L1' = 0.12μm 이고, L2 = 0.18μm, L2' = 0.17μm 이다. I1 = 2nA, I1' = 100nA 이고 상기 제 1 누설 전류원(110)의 채널 폭을 W1 이라 할 때, I2 가 I1 보다 크고, I2' 가 I1' 보다 작도록 하는 상기 제 2 누설 전류원(120)의 채널 폭(W2)을 정한다.
위의 관계를 만족하는 W1, W2 를 갖는 상기 제 1 및 상기 제 2 누설 전류원(110, 120)을 이용하여 도 1과 같은 회로를 구현하면 목표로 하는 채널 길이에서 벗어나는 MOS 트랜지스터를 찾아낼 수 있다.
도 3은 도 1에 도시된 비교기의 제 1 실시예를 보여주는 회로도이다. 도 3을 참조하면, 상기 비교기(130)는 2개의 NMOS 트랜지스터(N1, N2), 4개의 PMOS 트랜지스터(P1~P4), 2개의 인버터(INV1, INV2)로 구성된다.
Enable 신호가 'L' 이면, PMOS 트랜지스터들(P1, P4)은 턴-온 되고, NMOS 트랜지스터(N3)는 턴-오프 된다. 따라서 노드(1, 2)는 'H' 로 된다. 노드(1, 2)가 'H' 이므로, PMOS 트랜지스터들(P2, P3)은 턴-오프 되고, NMOS 트랜지스터들(N1, N2)는 턴-온 된다. 이때, Enable 신호를 'H' 로 하면, PMOS 트랜지스터들(P1, P4)는 턴-오프 되고, NMOS 트랜지스터(N3)는 턴-온 된다.
위와 같은 상태에서, 상기 제 1 및 제 2 누설 전류원(110, 120)이 정상적으로 제조되었다면, 즉 채널 길이가 각각 L1, L2 라면, 제 2 누설전류(I2)가 제 1 누설전류(I1) 보다 크므로, 노드(2)는 'L' 가 되고, 노드(1)는 'H' 가 된다. 따라서, 출력 신호 Output_1 는 'L' 가 되고, Output_2 은 'H' 가 된다.
그러나 상기 제 1 및 제 2 누설 전류원(110, 120)이 비정상적으로 제조되었다면, 즉 채널 길이가 각각 L1', L2' 라면, 제 2 누설전류(I2')가 제 1 누설전류(I1') 보다 작으므로, 노드(2)는 'H' 가 되고, 노드(1)는 'L' 가 된다. 따라서, 출력 신호 Output_1 는 'H' 가 되고, Output_2 은 'L' 가 된다. 즉, 상기 비교기(130)의 출력신호로부터 반도체 장치(도시되지 않음)가 정상적으로 제조되었는지 여부를 알 수 있다.
도 4는 도 1에 도시된 비교기의 제 2 실시예를 보여주는 회로도이다. 도 4를 참조하면, 상기 비교기(130)는 2개의 PMOS 트랜지스터(P5, P6)로 구성된다. Enable 신호가 'H' 상태이면, NMOS 트랜지스터(N4)는 턴-온 된다.
상기 제 1 및 제 2 누설 전류원(110, 120)이 정상적으로 제조되었다면, 즉 채널 길이가 각각 L1, L2 라면, 제 2 누설전류(I2)가 제 1 누설전류(I1) 보다 크므로, 노드(2)는 'L' 가 되고, 노드(1)는 'H' 가 된다. 따라서, 출력신호(Output) 는 'L' 가 된다.
반면에, 상기 제 1 및 제 2 누설 전류원(110, 120)이 비정상적으로 제조되었다면, 즉 채널 길이가 각각 L1', L2' 라면, 제 2 누설전류(I2')가 제 1 누설전류(I1') 보다 작으므로, 노드(2)는 'H' 가 되고, 노드(1)는 'L' 가 된다. 따라서, 출력신호(Output)는 'H' 가 된다. 따라서, 반도체 장치(도시되지 않음)가 비정상적으로 제조되었으면, 상기 비교기(130)로부터 출력신호(Output) 'H'가 발생된다.
도 5는 본 발명에 따른 채널 누설전류를 이용한 반도체 검사장치의 제 2 실시예를 나타낸 회로도이다. 도 5를 참조하면, 본 발명에 따른 반도체 검사장치는 도 4에 도시된 반도체 검사장치를 2개를 병렬로 연결한 구조이다.
Enable 신호가 'H' 상태이면, NMOS 트랜지스터(N5)는 턴-온 된다. 제 1 누설 전류원(111, 112) 및 제 2 누설 전류원(121, 122)이 정상적으로 제조되었다면, 즉 채널 길이가 각각 L1, L2 라면, 제 2 누설전류(I2)가 제 1 누설전류(I1) 보다 크므로, 노드(2, 4)는 'L' 가 되고, 노드(1, 3)는 'H' 가 된다. 따라서, 출력신호 Output_1 는 'L' 가 되고, Output_2 은 'H' 가 된다.
그러나, 상기 제 1 누설 전류원(111, 112) 및 상기 제 2 누설 전류원(121, 122)이 비정상적으로 제조되었다면, 즉 채널 길이가 각각 L1', L2' 라면, 제 2 누설전류(I2')가 제 1 누설전류(I1') 보다 작으므로, 노드(2, 4)는 'H' 가 되고, 노드(1, 3)는 'L' 가 된다. 따라서, 출력신호 Output_1 는 'H' 가 되고, Output_2 는 'L' 가 된다. 따라서 출력신호를 통해 반도체 장치(도시되지 않음)가 정상적으로 제조되었는지 여부를 알 수 있다.
Ⅱ. 게이트 누설전류를 이용한 반도체 검사장치
도 6은 본 발명에 따른 게이트 누설전류를 이용한 반도체 검사장치의 제 1 실시예를 나타낸 도면이다. 도 6을 참조하면, 본 발명에 따른 반도체 검사장치(200)는 제 1 누설 전류원(210), 제 2 누설 전류원(220), 그리고 비교기(230)를 포함한다. 상기 제 1 및 제 2 누설 전류원(210, 220)은 각각 NMOS 트랜지스터(C1, C2)로 구성된다. 상기 NMOS 트랜지스터(C1, C2)는 드레인과 소오스가 연결된 MOS 커패시터이다. 상기 제 1 및 제 2 누설 전류원(210, 220)은 NMOS 트랜지스터(C1, C2)의 게이트를 관통하여 각각 제 1 및 제 2 누설전류(J1, J2)를 흐르게 한다. 도 6 에서는 상기 제 1 및 제 2 전류원(210, 220)을 NMOS 트랜지스터로 한정하였는 바, 이는 단순한 실시예에 불과하며, PMOS 트랜지스터인 경우에도 동일한 원리가 적용됨은 당업자에게 자명한 사실이다.
상기 비교기(230)는 상기 제 1 누설 전류원(210)에 흐르는 제 1 누설전류(J1)와 상기 제 2 누설 전류원(J2)에 흐르는 제 2 누설전류(J2)를 비교하고, 그 결과로서 출력신호(Output)를 발생한다. 출력신호(Output)에 의해 검사하고자 하는 반도체 장치(도시되지 않음)가 정상적으로 제조되었는지 여부를 알 수 있다.
도 7은 산화막 두께의 변화에 따른 누설전류의 변화를 개략적으로 도시한 그래프이다. 그래프의 가로축은 MOS 트랜지스터의 산화막 두께(Tox)이며, 세로축은 MOS 트랜지스터의 게이트를 관통하여 흐르는 누설전류(Jg)이다.
NMOS 트랜지스터(C1, C2)의 산화막 두께를 각각 T1, T2 라 하고, 이때 게이트에 흐르는 누설전류를 각각 J1, J2 라 한다. 본 명세서에서는, 상기 T1 은 임계 산화막 두께로 정의되며, 공정시 구현하고자 하는 트랜지스터의 산화막 두께이다. 상기 임계 산화막 두께(T1)를 기준으로 이보다 작은 구간에서는 단위 산화막 두께에 대한 누설전류의 변화가 민감하며, 이보다 큰 구간에서는 단위 산화막 두께에 대한 누설전류의 변화가 크지 않다. 상기 T2 는 상기 임계 산화막 두께(T1)보다 큰 구간에 속하는 산화막 두께이다.
반도체 제조 공정시 감소된 산화막 두께를 각각 T1', T2' 라 하고, 이때 게이트를 관통하여 흐르는 누설전류를 각각 J1', J2' 라 한다. 산화막 두께의 변화량은 각각 ΔT1 = T1 - T1', ΔT2 = T2 - T2' 가 된다. 만약, ΔT1 = ΔT2 라고 하면, 반도체 제조 공정시 산화막 두께의 변화율은 산화막 두께가 작은 쪽에서 더 크다. 즉, ΔT1 /T1 ≫ ΔT2/T2 관계가 성립된다.
본 발명에 따른 게이트 누설전류를 이용한 반도체 검사장치(200)의 특징은
1) 반도체 제조 공정이 정상적으로 진행되어, 상기 제 1 및 제 2 누설 전류원(210, 220)의 산화막 두께가 각각 T1, T2 일 때, 각각 흐르는 누설전류가 J2 > J1 인 관계가 성립되고,
2) 반도체 제조 공정이 비정상적으로 진행되어, 상기 제 1 및 제 2 누설 전류원(210, 220)의 산화막 두께가 각각 T1', T2' 일 때, 각각 흐르는 누설전류가 J2' < J1' 인 관계가 성립되도록 하는,
상기 제 1 누설 전류원(210)의 게이트 면적(A1)과 상기 제 2 누설 전류원(220)의 게이트 면적(A2)을 정하는 데 있다. 예로서, T1 = 28Å, T1' = 0.12Å 이고, T2 = 34Å, T2' = 32Å 이다. J1 = 1pA, J1' = 1nA 이고 상기 제 1 누설 전류원(210)의 게이트 면적을 A1 이라 할 때, J2 가 J1 보다 크고, J2' 가 J1' 보다 작도록 하는 상기 제 2 누설 전류원(220)의 게이트 면적(A2)을 정한다.
위의 관계를 만족하는 A1, A2 를 갖는 상기 제 1 및 제 2 누설 전류원(210, 220)을 이용하여 도 6과 같은 회로를 구현하면 임계 산화막 두께에서 벗어나는 MOS 트랜지스터를 찾아낼 수 있다.
도 8은 도 6에 도시된 비교기의 제 1 실시예를 보여주는 회로도이다. 도 8을 참조하면, 상기 비교기(230)는 2개의 NMOS 트랜지스터(N1, N2), 4개의 PMOS 트랜지스터(P1~P4), 2개의 인버터(INV1, INV2)로 구성된다. 상기 비교기(230)의 동작 원리는 도 3에서 설명한 비교기(130)와 동일하다. 상기 비교기(230)의 출력신호로부터 반도체 장치(도시되지 않음)가 정상적으로 제조되었는지 여부를 알 수 있다.
도 9는 도 6에 도시된 비교기의 제 2 실시예를 보여주는 회로도이다. 도 9를 참조하면, 상기 비교기(230)는 2개의 PMOS 트랜지스터(P5, P6)로 구성된다. 상기 비교기(230)의 동작 원리는 도 4에서 설명한 바와 동일하다.
도 10은 본 발명에 따른 게이트 누설전류를 이용한 반도체 검사장치의 제 2 실시예를 나타낸 회로도이다. 상기 반도체 검사장치의 동작 원리는 도 5에서 설명한 바와 동일하다.
Ⅲ. 반도체 검사장치를 이용한 누설전류 보상 시스템
도 11은 본 발명에 따른 반도체 검사장치를 이용한 누설전류 보상 시스템의 실시예를 보여주는 회로도이다. 도 11을 참조하면, 상기 반도체 검사장치(100)의 출력신호(Output)는 인버터(INV3)를 거쳐 누설전류 보상장치(300)에 입력된다. 상기 누설전류 보상장치(300)는 제 1 및 제 2 보상회로(310, 320)로 구성되며, NMOS 논리회로(400)에 흐르는 누설전류를 보상한다.
상기 NMOS 논리회로(400)는 적어도 하나 이상의 NMOS 트랜지스터를 포함하며, NMOS 트랜지스터의 채널 길이가 비정상적으로 제조되면 오프 모드시에 누설전류가 급격히 흐르기 때문에 NMOS 논리회로(400)는 오동작을 일으키게 된다. 이때, NMOS 논리회로(400)에 흐르는 누설전류를 검사하기 위해 반도체 검사장치(100)를 필요로 하며, 또한 NMOS 논리회로(400)에 흐르는 누설전류를 보상하기 위해 누설전류 보상장치(300)를 필요로 한다.
클락신호(CLK)가 'L' 일 때, PMOS 트랜지스터(M4)는 턴-온 되고 NMOS 트랜지스터(M5)는 턴-오프 된다. 따라서 노드 A는 'H' 상태가 된다. 클락신호(CLK)가 'H' 로 바뀌면, PMOS 트랜지스터(M4)는 턴-오프 되고 NMOS 트랜지스터(M5)는 턴-온 된다. 이때 NMOS 논리회로(400)가 입력 신호들(IN1, IN2, … , INn)에 의해 오프 모드가 되면, 노드 A는 'H' 상태로 유지된다. 그러나 반도체 제조 공정이 비정상적으로 진행되어 상기 NMOS 논리회로(400) 내에 있는 NMOS 트랜지스터들의 채널 길이가 임계 채널 길이보다 작게 제조되면 오프 모드시에도 누설전류가 증가하여 노드 A는 'L' 상태로 바뀔 가능성이 있다.
상기 반도체 검사장치(100)는 상기 NMOS 논리회로(400)가 비정상적으로 제조되어 오프 모드시에 누설전류가 흐르는 것을 감지하여 출력신호(Output)를 발생한다.
상기 누설전류 보상장치(300)는 노드 A 가 원치 않게 'L' 로 바뀌는 것을 방지한다. 제 1 보상회로(310)는 한 개의 PMOS 트랜지스터(M1)로 구성된다. 상기 제 1 보상회로(310)는 반도체 제조 공정이 정상적으로 진행된 경우에 상기 NMOS 논리회로(400)에 흐르는 누설전류를 보상하기 위한 회로이다. 그러나 비정상적인 공정으로 인해 누설전류가 급격히 증가하면 상기 제 1 보상회로(310)만으로는 부족하여, 추가적으로 제 2 보상회로(320)가 필요하다.
채널 길이가 정상적으로 제조되면 상기 반도체 검사장치의 출력 신호(Output)는 정상 신호('L')가 출력되고, 비정상적으로 제조되면 비정상 신호('H')가 출력된다. 상기 신호들이 인버터(INV3)를 통과하면 반전되고, 반전된 신호가 상기 제 2 보상회로(320)에 입력된다. 즉, 채널 길이가 정상이면 상기 제 2 보상회로(320)에 'H' 가 입력되고, 비정상이면 'L' 가 입력된다.
반도체 제조 공정이 정상적으로 진행되어 채널 길이가 정상이면 상기 제 2 보상회로(320)에 'H' 가 입력되어 PMOS 트랜지스터(M2)는 턴-오프 된다. 따라서 제 2 보상 회로(320)는 작동하지 않는다. 그러나 반도체 제조 공정이 비정상적으로 진행되어 채널 길이가 비정상적이면 누설전류가 급격히 증가하여 상기 반도체 검사장치(100)는 비정상 신호를 출력하고, 상기 제 2 보상회로(320)에 'L' 가 입력된다. 이때 PMOS 트랜지스터(M2)는 턴-온이 되어 출력값(Out)에 따라 추가적인 전류를 노드 A 에 공급함으로써 상기 NMOS 논리회로(400)의 누설전류로 인한 노드 A 의 불안전한 상태 또는 로직 페일(Logic fail)을 방지할 수 있다.
도 12는 도 11에 도시된 누설전류 보상 시스템의 실시예를 보여준다. 도 12를 참조하면, 제 1 및 제 2 보상회로(310, 320)의 구조 및 동작 원리는 도 11에서와 같다. 도 12에서 클락 신호(CLK)가 'H' 인 상태에서 NMOS 논리회로(400)의 입력단(IN1~IN6)에 접지전압을 인가하여 NMOS 트랜지스터들이 모두 오프 모드인 경우, 상기 NMOS 트랜지스터들이 정상적으로 제조되었다면 누설전류가 적으므로 제 1 보상회로(310) 만으로 노드 A 의 불안전한 상태 또는 로직 페일을 방지 할 수 있다. 그러나 비정상적으로 제조되어 누설전류가 급격히 증가되면, 제 2 보상 회로(320)가 작동하여 누설전류로 인한 손실을 보상하여 노드 A 의 불안전한 상태를 방지한다.
한편, 도 11 및 도 12에서는 누설전류 보상 시스템의 실시예로서 채널 누설 전류를 이용한 반도체 검사장치(100)만을 설명하였으나, 게이트 누설 전류를 이용한 반도체 검사장치(200)에도 동일한 원리가 적용될 수 있음은 자명한 사실이다.
본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
본 발명에 따른 채널 누설전류를 이용한 반도체 검사장치에 의하면, 반도체 공정시 임계 채널 길이보다 작게 제조된 MOS 트랜지스터를 쉽게 검출할 수 있다. 본 발명에 따른 게이트 누설전류를 이용한 반도체 검사장치에 의하면, 반도체 공정시 임계 산화막 두께보다 작게 제조된 MOS 트랜지스터를 쉽게 검출할 수 있다. 또한, 본 발명에 따른 누설전류 보상 시스템에 의하면, 누설전류로 인한 회로의 오동작은 미연에 방지할 수 있다.
도 1은 본 발명에 따른 채널 누설전류를 이용한 반도체 검사장치의 제 1 실시예를 보여주는 블록도이다.
도 2는 채널 길이의 변화에 따른 누설전류의 변화를 개략적으로 도시한 그래프이다.
도 3은 도 1에 도시된 비교기에 대한 실시예를 나타낸 회로도이다.
도 4는 도 1에 도시된 비교기에 대한 실시예를 나타낸 회로도이다.
도 5는 본 발명에 따른 채널 누설전류를 이용한 반도체 검사장치의 제 2 실시예를 나타낸 회로도이다.
도 6은 본 발명에 따른 게이트 누설전류를 이용한 반도체 검사장치의 제 1 실시예를 보여주는 블록도이다.
도 7은 산화막 두께의 변화에 따른 누설전류의 변화를 개략적으로 도시한 그래프이다.
도 8은 도 6에 도시된 비교기에 대한 실시예를 나타낸 회로도이다.
도 9는 도 6에 도시된 비교기에 대한 실시예를 나타낸 회로도이다.
도 10은 본 발명에 따른 게이트 누설전류를 이용한 반도체 검사장치의 제 2 실시예를 나타낸 회로도이다.
도 11는 본 발명에 따른 누설전류 보상 시스템의 실시예를 보여주는 회로도이다.
도 12는 도 11에 도시된 NMOS 논리회로의 실시예를 보여주는 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 채널 누설전류를 이용한 반도체 검사장치
200 : 게이트 누설전류를 이용한 반도체 검사장치
110, 210 : 제 1 누설 전류원 120, 220 : 제 2 누설 전류원
130, 230 : 비교기 300 : 누설전류 보상장치
310 : 제 1 보상회로 320 : 제 2 보상회로
400 : NMOS 논리회로

Claims (15)

  1. 적어도 하나 이상의 MOS 트랜지스터들을 포함한 반도체 장치를 검사하기 위한 반도체 검사 장치에 있어서:
    상기 MOS 트랜지스터들이 정상적으로 제조되었는지 여부에 따라 가변적으로 제 1 누설전류를 발생하도록 구성된 제 1 누설 전류원과;
    상기 MOS 트랜지스터들이 정상적으로 제조되었는지 여부에 따라 가변적으로 제 2 누설전류를 발생하도록 구성된 제 2 누설 전류원과; 그리고
    상기 제 1 및 제 2 누설 전류를 비교하여 상기 반도체 장치가 정상적으로 제조되었는지 여부를 판단하는 비교기를 포함하는 것을 특징으로 하는 반도체 검사장치.
  2. 제 1 항에 있어서,
    상기 MOS 트랜지스터들이 정상적으로 제조되면 제 1 누설전류는 제 2 누설전류보다 작고, 상기 MOS 트랜지스터들이 비정상적으로 제조되면 제 1 누설전류는 제 2 누설전류보다 큰 것을 특징으로 하는 반도체 검사장치.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 누설 전류원은, MOS 트랜지스터인 것을 특징으로 하는 반도체 검사장치.
  4. 적어도 하나 이상의 MOS 트랜지스터들을 포함한 반도체 장치를 검사하기 위한 반도체 검사장치에 있어서:
    오프 모드 동작시, 임계 채널 길이(이하, L1 라 한다) 및 L1 보다 ΔL1 만큼 작은 채널 길이(이하, L1' 라 한다)에서 각각 제 1 누설전류들(이하, 각각 I1, I1' 라 한다)이 채널을 통해 흐르도록 설계된 제 1 MOS 트랜지스터와;
    오프 모드 동작시, L1 보다 긴 채널 길이(이하, L2 라 한다.) 및 L2 보다 ΔL2 만큼 작은 채널 길이(이하, L2' 라 한다)에서 각각 제 2 누설전류들(이하, I2, I2' 라 한다)이 채널을 통해 흐르도록 설계된 제 2 MOS 트랜지스터와; 그리고
    상기 제 1 및 제 2 누설전류들을 비교하여 상기 반도체 장치가 정상적으로 제조되었는지 여부를 판단하는 비교기를 포함하되,
    상기 제 1 MOS 트랜지스터는 I1 이 I2 보다 작고 I1' 가 I2' 보다 크도록 설계된 채널 폭(W1)을 가지며, 상기 제 2 MOS 트랜지스터는 I2 가 I1 보다 크고 I2' 가 I1' 보다 작도록 설계된 채널 폭(W2)을 가지는 것을 특징으로 하는 반도체 검사장치.
  5. 제 4 항에 있어서,
    상기 비교기는, I2 가 I1 보다 클 때 정상 신호를 발생하고, I2' 가 I1' 보다 작을 때 비정상 신호를 발생하는 것을 특징으로 하는 반도체 검사장치.
  6. 제 4 항에 있어서,
    상기 제 1 및 제 2 MOS 트랜지스터는, NMOS 트랜지스터인 것을 특징으로 하는 반도체 검사장치.
  7. 제 4 항에 있어서,
    상기 제 1 및 제 2 MOS 트랜지스터는, PMOS 트랜지스터인 것을 특징으로 하는 반도체 검사장치.
  8. 적어도 하나 이상의 MOS 트랜지스터들을 포함한 반도체 장치를 검사하기 위한 반도체 검사장치에 있어서:
    임계 산화막 두께(이하, T1 라 한다) 및 T1 보다 ΔT1 만큼 작은 산화막 두께(이하, T1' 라 한다)에서 각각 제 1 누설전류들(이하, 각각 J1, J1' 라 한다)이 산화막을 통해 흐르도록 설계된 제 1 MOS 커패시터와;
    T1 보다 큰 산화막 두께(이하, T2 라 한다.) 및 T2 보다 ΔT2 만큼 작은 산화막 두께(이하, T2' 라 한다)에서 각각 제 2 누설전류들(이하, J2, J2' 라 한다)이 산화막을 통해 흐르도록 설계된 제 2 MOS 커패시터와; 그리고
    상기 제 1 및 제 2 누설전류들을 비교하여 상기 반도체 장치가 정상적으로 제조되었는지 여부를 판단하는 비교기를 포함하되,
    상기 제 1 MOS 커패시터는 J1 이 J2 보다 작고 J1' 가 J2' 보다 크도록 설계된 게이트 면적(A1)을 가지며, 상기 제 2 MOS 커패시터는 J2 가 J1 보다 크고 J2' 가 J1' 보다 작도록 설계된 게이트 면적(A2)을 가지는 것을 특징으로 하는 반도체 검사장치.
  9. 제 8 항에 있어서,
    상기 비교기는, J2 가 J1 보다 클 때 정상 신호를 발생하고, J2' 가 J1' 보다 작을 때 비정상 신호를 발생하는 것을 특징으로 하는 반도체 검사장치.
  10. 제 8 항에 있어서,
    상기 제 1 및 제 2 MOS 커패시터는, NMOS 커패시터인 것을 특징으로 하는 반도체 검사장치.
  11. 제 8 항에 있어서,
    상기 제 1 및 제 2 MOS 커패시터는, PMOS 커패시터인 것을 특징으로 하는 반도체 검사장치.
  12. 누설전류 보상 시스템에 있어서:
    적어도 하나 이상의 MOS 트랜지스터들을 포함하는 반도체 장치와;
    상기 MOS 트랜지스터들과 동일한 공정으로 제조되는 제 1 및 제 2 MOS 트랜지스터를 포함하는, 상기 제 1 및 제 2 MOS 트랜지스터에 흐르는 제 1 및 제 2 누설전류들을 비교하는, 그리고 비교 결과로서 상기 반도체 장치의 MOS 트랜지스터들이 정상적으로 제조되었는지 여부를 판단하는 반도체 검사장치와; 그리고
    상기 반도체 검사장치의 출력신호에 응답하여 상기 반도체 장치의 MOS 트랜지스터들에 흐르는 누설전류를 보상하는 누설전류 보상장치를 포함하는 것을 특징으로 하는 누설전류 보상 시스템.
  13. 제 12 항에 있어서,
    상기 반도체 검사장치는, 오프 모드 동작시, 임계 채널 길이(이하, L1 라 한다) 및 L1 보다 ΔL1 만큼 작은 채널 길이(이하, L1' 라 한다)에서 각각 제 1 누설전류들(이하, 각각 I1, I1' 라 한다)이 채널을 통해 흐르도록 설계된 제 1 MOS 트랜지스터와;
    오프 모드 동작시, L1 보다 긴 채널 길이(이하, L2 라 한다.) 및 L2 보다 ΔL2 만큼 작은 채널 길이(이하, L2' 라 한다)에서 각각 제 2 누설전류들(이하, I2, I2' 라 한다)이 채널을 통해 흐르도록 설계된 제 2 MOS 트랜지스터와; 그리고
    상기 제 1 및 제 2 누설전류들을 비교하여 상기 반도체 장치가 정상적으로 제조되었는지 여부를 판단하는 비교기를 포함하되,
    상기 제 1 MOS 트랜지스터는 I1 이 I2 보다 작고 I1' 가 I2' 보다 크도록 설계된 채널 폭(W1)을 가지며, 상기 제 2 MOS 트랜지스터는 I2 가 I1 보다 크고 I2' 가 I1' 보다 작도록 설계된 채널 폭(W2)을 가지는 것을 특징으로 하는 누설전류 보상 시스템.
  14. 제 12 항에 있어서,
    상기 반도체 검사장치는, 임계 산화막 두께(이하, T1 라 한다) 및 T1 보다 ΔT1 만큼 작은 산화막 두께(이하, T1' 라 한다)에서 각각 제 1 누설전류들(이하, 각각 J1, J1' 라 한다)이 산화막을 통해 흐르도록 설계된 제 1 MOS 커패시터와;
    T1 보다 큰 산화막 두께(이하, T2 라 한다.) 및 T2 보다 ΔT2 만큼 작은 산화막 두께(이하, T2' 라 한다)에서 각각 제 2 누설전류들(이하, J2, J2' 라 한다)이 산화막을 통해 흐르도록 설계된 제 2 MOS 커패시터와; 그리고
    상기 제 1 및 제 2 누설전류들을 비교하여 상기 반도체 장치가 정상적으로 제조되었는지 여부를 판단하는 비교기를 포함하되,
    상기 제 1 MOS 커패시터는 J1 이 J2 보다 작고 J1' 가 J2' 보다 크도록 설계된 게이트 면적(A1)을 가지며, 상기 제 2 MOS 커패시터는 J2 가 J1 보다 크고 J2' 가 J1' 보다 작도록 설계된 게이트 면적(A2)을 가지는 것을 특징으로 하는 누설전류 보상 시스템.
  15. 제 12 항에 있어서,
    상기 누설전류 보상장치는, 상기 반도체 장치가 비정상적으로 제조되어 상기 MOS 트랜지스터들에 누설전류가 발생할 경우에 상기 반도체 검사장치의 비정상 신호에 응답하여 상기 MOS 트랜지스터들에 누설전류를 공급하는 것을 특징으로 하는 누설전류 보상 시스템.
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