KR20050011471A - Method for forming isolation layer of semiconductor device - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 44
- 238000002955 isolation Methods 0.000 title claims abstract description 33
- 239000004065 semiconductor Substances 0.000 title abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 150000004767 nitrides Chemical class 0.000 claims abstract description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 11
- 230000003647 oxidation Effects 0.000 claims abstract description 10
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 10
- 238000005108 dry cleaning Methods 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims abstract description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 8
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 8
- 239000010703 silicon Substances 0.000 claims abstract description 8
- 238000004140 cleaning Methods 0.000 claims abstract description 4
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 238000000151 deposition Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 230000004888 barrier function Effects 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 235000011007 phosphoric acid Nutrition 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
- H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
Description
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법에 관한 것이다.The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a method of forming a device isolation film using a shallow trench isolation (STI) process.
반도체 기술의 진보와 더불어, 반도체 소자의 고속화, 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다.With the progress of semiconductor technology, the speed and the high integration of semiconductor devices are progressing rapidly, and with this, the demand for refinement | miniaturization of a pattern and high precision of a pattern dimension is increasing. This requirement applies not only to patterns formed in device regions, but also to device isolation films that occupy a relatively large area. This is because the width of the device isolation region must be reduced in order to increase the width of the device region relatively in the trend that the width of the device region is decreasing.
여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.Here, a conventional device isolation film has been formed by a LOCOS process, and the device isolation film by the LOCOS process, as is well known, has a bird's-beak having a beak shape at its edge portion. Since it is generated, there is a disadvantage of generating a leakage current while increasing the area of the device isolation layer.
따라서, 상기 로코스 공정에 의한 소자분리막 대신에 작은 폭을 가지며 우수한 소자분리 특성을 갖는 STI 공정을 이용한 소자분리막 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.Therefore, a device isolation film formation method using an STI process having a small width and excellent device isolation characteristics has been proposed in place of the device isolation film by the LOCOS process. Currently, most semiconductor devices form a device isolation film by applying an STI process. have.
도 1a 내지 1d는 STI 공정을 이용한 종래의 소자분리막 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.1A to 1D are cross-sectional views illustrating a conventional method of forming a device isolation layer using an STI process, which will be described below.
도 1a를 참조하면, 실리콘 기판(11) 상에 패드산화막(12)과 패드질화막(13)을 차례로 형성한다. 이때, 패드산화막(12) 및 패드질화막(13)은 각각 100~150Å, 1400Å의 두께로 형성한다.Referring to FIG. 1A, a pad oxide film 12 and a pad nitride film 13 are sequentially formed on the silicon substrate 11. At this time, the pad oxide film 12 and the pad nitride film 13 are formed to have a thickness of 100 ~ 150Å, 1400Å, respectively.
도 1b를 참조하면, 패드질화막(13) 상에 소자분리 영역을 한정하는 감광막 패턴(14)을 형성한다.Referring to FIG. 1B, a photoresist pattern 14 defining a device isolation region is formed on the pad nitride layer 13.
도 1c를 참조하면, 상기 감광막 패턴(14)을 식각 장벽으로 이용해서 노출된 패드질화막(13) 부분 및 패드산화막(12) 부분을 식각하여 기판을 노출시킨다.Referring to FIG. 1C, the exposed portion of the pad nitride layer 13 and the pad oxide layer 12 are etched using the photoresist pattern 14 as an etch barrier to expose a substrate.
도 1d를 참조하면, 상기 패드질화막(13) 및 패드산화막(12)을 식각장벽으로 이용하여, 노출된 기판부분을 식각하여 트랜치(15)를 형성한다. 그런다음, 감광막 패턴(14)을 제거한다.Referring to FIG. 1D, using the pad nitride layer 13 and the pad oxide layer 12 as an etch barrier, the exposed substrate portion is etched to form a trench 15. Then, the photoresist pattern 14 is removed.
도 1e는 상기 트렌치(15) 표면을 열산화 처리를 통한 라운딩한 상태의 단면도이다.FIG. 1E is a cross-sectional view of the trench 15 surface rounded by thermal oxidation.
도 1f를 참조하면, 트렌치가 완전 매립되도록 결과물 상에 두껍게 HDP-산화막(16)을 증착한다. 패드질화막(13)이 노출되고, 그 두께가 600Å정도 남을 때까지 상기 HDP-산화막(16)을 CMP한다.Referring to FIG. 1F, a thick HDP-oxide layer 16 is deposited on the resultant so that the trench is completely buried. The HDP-oxide film 16 is CMP until the pad nitride film 13 is exposed and its thickness remains about 600 GPa.
그런다음, 트렌치 식각시에 식각장벽으로 사용된 패드질화막을 HF, 또는, H3PO4를 이용하여 제거하고, 이 결과로서, 트렌치형의 소자분리막을 형성한다.Then, the pad nitride film used as the etch barrier during the trench etching is removed using HF or H3PO4, and as a result, a trench type device isolation film is formed.
트렌치의 라운딩은 트렌치 탑 코너 부분 및 바텀부분을 라운딩하는 것을 의미한다.Rounding the trench means rounding the trench top corner and bottom.
그러나, 기존의 트렌치 바텀의 라운딩은, 감광막을 사용하여 트렌치를 식각할 경우에는 덴스(dense) 영역에서는 라운딩이 잘 형성되지 않고, 하드 마스크를 이용하여 식각했을 경우에는 열에 의한 스트레스로 인해 오정렬(Dislocation)을 유발하므로, 1100℃의 온도의 한계를 가진다.However, the rounding of the conventional trench bottom is not well formed in the dense region when the trench is etched using the photoresist layer, and is misaligned due to the stress caused by heat when the etching is performed using the hard mask. ), It has a limit of 1100 ° C.
또한, 기존의 트렌치 탑 코너의 라운딩은, 식각을 통해 라운딩을 형성할 경우 완벽한 라운딩이 형성되어지지 않고, 각진 형태의 프로파일을 형성하여 고전압소자(high voltage device)에서는 험프를 억제할 수 없고, 열산화에 의한 라운딩은 반도체 소자의 액티브(Active) 영역을 침식한다.In addition, the rounding of the conventional trench top corner does not form a perfect round when forming a round by etching, and forms an angled profile so that the hump cannot be suppressed in a high voltage device. Rounding by oxidation erodes the active region of the semiconductor device.
이에, 상기와 같이 종래의 기술에 따른 라운딩은 라운딩이 잘 형성되지 않는 문제점을 들어낸다.Thus, the rounding according to the prior art as described above raises the problem that the rounding is not well formed.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, STI 공정을 이용한 소자분리 공정에서 트렌치 탑 코너 및 바텀의 라운딩을 안정적으로 수행 할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the conventional problems as described above, and provides a method for forming a device isolation layer of a semiconductor device capable of stably performing the rounding of the trench top corner and bottom in the device isolation process using the STI process. Has its purpose.
도 1a 내지 1f는 STI 공정을 이용한 종래의 소자분리막 형성방법을 설명하기 위한 공정 단면도.1A to 1F are cross-sectional views illustrating a conventional method of forming a device isolation film using an STI process.
도 2a 내지 도 2h는 본 발명에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.2A to 2H are cross-sectional views of processes for describing a method of forming a device isolation film according to the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
21: 실리콘 기판 22: 패드산화막21: silicon substrate 22: pad oxide film
23: 실리콘질화막 24: 감광막23: silicon nitride film 24: photosensitive film
25: 트랜치 26: 열산화막25: trench 26: thermal oxide film
27: HDP-산화막27: HDP-oxide
상기와 같은 목적을 달성하기 위해 본 발명은, 실리콘 기판 상에 패드산화막 및 실리콘질화막을 차례로 증착하는 단계; 상기 실리콘질화막과 및 패드산화막을 패터닝하여 소자분리 영역에 해당하는 기판 영역을 노출시키는 단계; 상기 노출된 기판 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면을 습식세정 트렌치 탑 부분의 패드산화막의 일부를 리세스시키는 단계; 상기 기판 결과물 O2/CF4 플라즈마를 이용한 건식세정을 수행하여 트렌치 탑부분을 1차로 라운딩 시키는 단계; 상기 기판결과물에 대해 열산화 공정을 수행하여 트렌치 탑 부분을 2차로 라운딩 시킴과 동시에 트렌치 표면에 열산화막을 형성하고 트렌치 바텀을 라운딩 시키는 단계; 상기 트렌치가 완전 매립되도록 매립 산화막을 증착하는 단계; 상기 패드 질화막이 노출되도록 매립 산화막을 CMP하는 단계; 및 상기 패드질화막을 제거하는단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of depositing a pad oxide film and a silicon nitride film on a silicon substrate; Patterning the silicon nitride layer and the pad oxide layer to expose a substrate region corresponding to an isolation region; Etching the exposed substrate region to form a trench; Recessing a portion of the pad oxide layer in the wet top trench top portion of the trench surface; Performing a dry cleaning using the substrate resultant O2 / CF4 plasma to round the trench top portion firstly; Performing a thermal oxidation process on the substrate resultant to round the trench top portion at the same time to form a thermal oxide film on the trench surface and to round the trench bottom; Depositing a buried oxide film such that the trench is completely buried; CMPing the buried oxide film to expose the pad nitride film; And it provides a device isolation film forming method of a semiconductor device comprising the step of removing the pad nitride film.
여기서, 상기 O2/CF4 플라즈마를 이용한 건식세정은 O2의 유량을 300~500sccm, CF4의 유량을 30~200sccm으로 하면서 압력은 800~1200mT로 하여 수행한다. 또한, 상기 O2/CF4 플라즈마를 이용한 건식세정은 바이어스 파워없이 소스 파워만을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.Here, the dry cleaning using the O2 / CF4 plasma is carried out with a flow rate of 300 to 500 sccm, a flow rate of CF4 to 30 to 200 sccm and a pressure of 800 to 1200 mT. In addition, the dry cleaning using the O2 / CF4 plasma is a method of forming a device isolation film of a semiconductor device, characterized in that performed using only the source power without bias power.
또한, 상기 습식세정은 패드산화막의 폭이 80~120Å 제거되로록 수행한다.In addition, the wet cleaning is performed so that the width of the pad oxide film is removed from 80 ~ 120Å.
여기서, 상기 열산화공정은 1000~1100℃의 온도로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.Here, the thermal oxidation process is a device isolation film forming method of a semiconductor device, characterized in that performed at a temperature of 1000 ~ 1100 ℃.
본 발명에 따르면, 트렌치 측벽부분의 패드산화막을 리세스 하여 트렌치 탑 코너의 표면적 넓게 노출 시키고, 상기 노출된 부분에 O2 및 CF4 플라즈마를 이용하여 1차로 라운딩을 실시하고, 열산화처리를 통하여 2차 트렌치 탑 코너의 라운딩및 트렌치 바텀부분을 라운딩시킴으로써, 기존의 방식의 트렌치 바텀 라운딩이 열에 약한점 및 트렌치 탑코너의 라운딩이 완벽하지 못한점을 극복할 수 있다.According to the present invention, the pad oxide film in the trench sidewall portion is recessed to expose a wide surface area of the trench top corner, and the exposed portion is first rounded using O2 and CF4 plasma, and the second portion is thermally oxidized. By rounding the trench top corners and rounding the bottom of the trench, the conventional trench bottom rounding can overcome the weakness of heat and the rounding of the trench top corner.
(실시예)(Example)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2h는 본 발명에 소자분리막 형성방법을 설명하기 위한 공정별 단면도 이다.2A to 2H are cross-sectional views of processes for describing a method of forming an isolation layer in the present invention.
도 2a를 참조하면, 실리콘 기판(21) 상에 패드산화막(22) 및 실리콘질화막(23)을 차례로 증착한다.Referring to FIG. 2A, a pad oxide film 22 and a silicon nitride film 23 are sequentially deposited on the silicon substrate 21.
도 2b를 참조하면, 실리콘질화막(23) 상에 감광막(24)을 도포하고 소자분리막이 형성 될 영역을 한정하는 감광막 패턴을 형성한다.Referring to FIG. 2B, a photoresist layer 24 is coated on the silicon nitride layer 23, and a photoresist layer pattern defining a region where the device isolation layer is to be formed is formed.
도 2c를 참조하면, 상기 감광막 패턴을 이용하여 활성화 된 플라즈마를 이용한 건식식각을 실시하여 기판(21)을 노출시킨다. 이때, 활성화 시키는 기체는 공정방식에 따라 다르지만, 통상적으로 실리콘질화막(23)은 CxFy, CoHpFq, 및 Ar 등을 일정비율로 혼합한 기체를 주로 사용한다. 그런다음, 감광막을 제거하고, 상기 감광막이 제거된 결과물을 세정(Cleaning)한다.Referring to FIG. 2C, the substrate 21 is exposed by performing dry etching using an activated plasma using the photoresist pattern. At this time, the gas to be activated varies depending on the process method, the silicon nitride film 23 is usually used a gas mixed with CxFy, CoHpFq, Ar and the like at a constant ratio. Then, the photoresist film is removed, and the resultant from which the photoresist film is removed is cleaned.
도 2d를 참조하면, 실리콘질화막(23)을 식각장벽으로 이용하여 기판(21)을 식각하여 트렌치(25)를 형성한다.Referring to FIG. 2D, the trench 21 is formed by etching the substrate 21 using the silicon nitride film 23 as an etch barrier.
도 2e를 참조하면, 트렌치(25) 표면을 습식세정(Wet Cleaning)하는 동시에 리세스(Recess)하여 트렌치 탑 부분의 패드산화막(22) 일부를 식각한다. 이때, 상기 패드산화막(22)은 HF를 이용하여 트렌치의 측벽부분부터 식각해 100Å를 타겟으로 리세스한다.Referring to FIG. 2E, the surface of the trench 25 is wet-cleaned and recessed to etch a portion of the pad oxide layer 22 of the trench top. At this time, the pad oxide layer 22 is etched from the sidewall portion of the trench using HF to recess the target 100 Å.
도 2f를 참조하면, 상기 기판 결과물을 O2/CF4 플라즈마를 이용하여 건식세정한다.Referring to FIG. 2F, the substrate result is dry-cleaned using an O 2 / CF 4 plasma.
여기서, 상기한 세정은 트렌치 표면을 O2 플라즈마를 이용하여 산화한 후, CF4 플라즈마를 이용하여 산화된 표면을 제거하는 과정에서 트렌치 탑 코너를 1차 라운딩한다. 이에 따라, 트렌치(25) 형성시 기판에 인가된 식각 데미지를 제거하고, 트렌치(25)의 불규칙한 표면을 고르게 한다. 또한, 앞선 공정에서 리세스를 수행하여 트렌치(25) 탑의 코너의 많은 부분이 노출 되므로, 그 부분이 O2 플라즈마에 의해 산화처리 되고, CF4 플라즈마 식각시 플루오린에 의해 식각되므로 라운딩 형성에 용이하다.In this cleaning, the trench surface is oxidized using an O 2 plasma, and the trench top corner is first rounded in a process of removing the oxidized surface using a CF 4 plasma. Accordingly, the etching damage applied to the substrate during the formation of the trench 25 is removed, and the irregular surface of the trench 25 is even. In addition, since a large portion of the corner of the top of the trench 25 is exposed by the recess in the foregoing process, the portion is oxidized by O2 plasma and is etched by fluorine during CF4 plasma etching, so it is easy to form a round. .
여기서, 상기 O2/CF4 플라즈마를 이용한 건식세정은 O2의 유량을 300~500sccm, CF4의 유량을 30~200sccm으로 하면서 압력은 800~1200mT로 하여 수행한다. 또한, 상기 O2/CF4 플라즈마를 이용한 건식세정은 바이어스 파워없이 소스 파워만을 사용하여 수행한다.Here, the dry cleaning using the O2 / CF4 plasma is carried out with a flow rate of 300 to 500 sccm, a flow rate of CF4 to 30 to 200 sccm and a pressure of 800 to 1200 mT. In addition, dry cleaning using the O 2 / CF 4 plasma is performed using only source power without bias power.
도 2g를 참조하면, 상기결과물에 열산화공정을 실시하여 열산화막(26)을 형성하고, 이에따라, 트렌치 탑 코너를 2차 라운딩하고, 트렌치 바텀 부분을 라운딩 시킨다.Referring to FIG. 2G, a thermal oxidation process is performed on the resultant to form a thermal oxidation layer 26. Accordingly, the trench top corner is rounded secondly and the trench bottom part is rounded.
도 2h를 참조하면, 트렌치(25)가 완전 매립되도록 결과물 상에 두껍게 HDP-산화막(27)을 증착한다. 패드질화막(23)이 노출될때까지 상기 HDP-산화막(27)을 CMP한다.Referring to FIG. 2H, a thick HDP-oxide layer 27 is deposited on the resultant so that the trench 25 is completely buried. The HDP-oxide film 27 is CMP until the pad nitride film 23 is exposed.
그런다음, 트렌치 식각시에 식각 장벽으로 사용된 패드질화막을 제거하고, 이 결과로서, 본 발명에 따른 트렌치형의 소자분리막을 형성한다.Then, the pad nitride film used as an etch barrier during the trench etching is removed, and as a result, a trench type device isolation film according to the present invention is formed.
이상에서와 같이, 본 발명은 트렌치 측벽부분의 패드산화막을 리세스 하여 트렌치 탑 코너의 표면적 노출을 넓게한 후, 상기한 노출된 부분에 O2 및 CF4 플라즈마를 이용하여 1차 라운딩을 실시하고, 열산화처리를 통하여 트렌치 탑 코너를 2차로 라운딩하는 동시에 트렌치 바텀부분을 라운딩시킴으로써, 기존의 방식의 트렌치 바텀 라운딩이 열에 약한점 및 트렌치 탑코너의 라운딩이 완벽하지 못한점을 극복했다. 이에따라, 험프(Hump)현상 및 정션 리키지(Junction Leakage)를 방지할 수 있다.As described above, the present invention widens the surface area exposure of the trench top corner by recessing the pad oxide film in the trench sidewall portion, and then performs the first rounding using O2 and CF4 plasma to the exposed portion, By rounding the trench top corners through the oxidation process and rounding the trench bottom, the conventional trench bottom rounding overcomes the weakness of heat and the rounding of the trench top corner. Accordingly, it is possible to prevent the phenomenon of hum and junction leakage.
따라서, 본 발명은 소자분리막 자체의 신뢰성을 확보할 수 있음은 물론 STI 공정의 신뢰성도 확보할 수 있고, 나아가, 소자 특성을 향상시킬 수 있다.Therefore, the present invention can secure the reliability of the device isolation film itself, as well as the reliability of the STI process, and further improve the device characteristics.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes in the range which does not deviate from the summary.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030050589A KR20050011471A (en) | 2003-07-23 | 2003-07-23 | Method for forming isolation layer of semiconductor device |
Applications Claiming Priority (1)
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| KR1020030050589A KR20050011471A (en) | 2003-07-23 | 2003-07-23 | Method for forming isolation layer of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050011471A true KR20050011471A (en) | 2005-01-29 |
Family
ID=37223523
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|---|---|---|---|
| KR1020030050589A KR20050011471A (en) | 2003-07-23 | 2003-07-23 | Method for forming isolation layer of semiconductor device |
Country Status (1)
| Country | Link |
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| KR (1) | KR20050011471A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101147383B1 (en) * | 2005-11-01 | 2012-05-23 | 매그나칩 반도체 유한회사 | Method of forming a deep trench in Semiconductor device |
| CN103545196A (en) * | 2012-07-13 | 2014-01-29 | 中芯国际集成电路制造(上海)有限公司 | Manufacturing method of metal interconnecting wires |
-
2003
- 2003-07-23 KR KR1020030050589A patent/KR20050011471A/en not_active Application Discontinuation
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| KR101147383B1 (en) * | 2005-11-01 | 2012-05-23 | 매그나칩 반도체 유한회사 | Method of forming a deep trench in Semiconductor device |
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