KR20050010229A - Method for manufacturing semiconductor device - Google Patents

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KR20050010229A
KR20050010229A KR1020030049242A KR20030049242A KR20050010229A KR 20050010229 A KR20050010229 A KR 20050010229A KR 1020030049242 A KR1020030049242 A KR 1020030049242A KR 20030049242 A KR20030049242 A KR 20030049242A KR 20050010229 A KR20050010229 A KR 20050010229A
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organic
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semiconductor device
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KR1020030049242A
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서대영
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주식회사 하이닉스반도체
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    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET

Abstract

PURPOSE: A method for fabricating a semiconductor device is provided to simplify a process by eliminating the necessity of a deposition process for depositing a silicon oxide layer in a cell region and a wet etch process in the cell region, and to control a bridge between a gate line and a contact plug by preventing a silicon nitride layer from being attacked by a wet etch process. CONSTITUTION: A gate line is formed on a semiconductor substrate(21) in which a cell region and a peripheral region are defined. A silicon oxide layer(25a), a silicon nitride layer(25b) and an organic layer are sequentially stacked on the resultant structure including the gate line. A photoresist layer is formed on the organic layer and is patterned by an exposure/development process to form a mask layer for opening the peripheral region. The silicon oxide layer, the silicon nitride and the organic layer in the peripheral region exposed by the mask layer are etched to form a gate spacer of a triple structure on the sidewall of the gate line formed in the peripheral region. The mask layer and the organic layer remaining in the cell region are simultaneously eliminated.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE} Method of manufacturing a semiconductor device {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 게이트라인과 콘택플러그간 브릿지를 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device capable of preventing a bridge between, and more particularly the gate line and the contact plug on the semiconductor manufacturing technology.

일반적으로 모스 트랜지스터(MOSFET)는 드레인영역의 에지에서 전기장이 강하게 형성될 경우 핫 캐리어(hot carrier)가 증가되어 트랜지스터의 특성을 열화시키기 때문에 이를 방지하기 위해 게이트전극 측벽에 절연 물질로 된 게이트스페이서(gate spacer)를 형성한다. The gate spacers as general MOS transistor (MOSFET) is an insulating material on the gate electrode side wall in order to prevent this, the hot-carrier (hot carrier) increase when forming an electric field is stronger at the edge of the drain region because it deteriorates the characteristics of the transistors ( to form a gate spacer). 이때, 게이트스페이서는 게이트 전극 사이의 절연을 위한 목적뿐만 아니라 LDD(Lightly Doped Drain) 구조를 채택할 경우 이후 고농도 불순물을 이온주입하기 위한 소스/드레인 영역을 확보하는 기능도 한다. At this time, the gate spacer also serves to secure the source / drain regions for the purpose of insulation, as well as for implanting high-concentration impurities since when adopting the LDD (Lightly Doped Drain) structure between the gate electrode.

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다. Figure 1a to 1c is a cross-sectional views showing a method of manufacturing a semiconductor device according to the prior art.

도 1a에 도시된 바와 같이, 셀영역과 주변영역이 정의된 반도체 기판(11) 상에 게이트산화막(12), 게이트전극(13) 및 하드마스크질화막(14)의 순서로 적층된 게이트라인을 형성한 후, 게이트라인을 포함한 전면에 제1실리콘산화막(15a), 실리콘질화막(15b) 및 제2실리콘산화막(15c)을 순차적으로 형성한다. As shown in Figure 1a, forming a gate line laminated in this order on the gate oxide film 12, gate electrode 13 and the hard mask nitride film 14 on the cell region and the semiconductor substrate 11. The peripheral area is defined to form a first silicon oxide film (15a), a silicon nitride film (15b) and the second silicon oxide film (15c) on the front, including the post, the gate lines in sequence.

다음에, 셀영역을 덮고 주변영역을 오픈시키는 주변영역오픈마스크층(16)을 형성한 후, 주변영역오픈마스크층(16)을 식각마스크로 하여 주변영역의 제1실리콘산화막(15a), 실리콘질화막(15b) 및 제2실리콘산화막(15c)을 선택적으로 식각하여 주변영역에 형성된 게이트라인의 양측벽에 게이트스페이서(15)를 형성한다. Next, the first silicon oxide film (15a) of the peripheral area, the peripheral area open mask layer 16, the area around the open mask layer 16. After the formation of which open to the peripheral region covering the cell region as an etch mask, the silicon and selectively etching the nitride film (15b) and the second silicon oxide film (15c) and the side walls of the gate line formed on the peripheral region to form a gate spacer (15). 이때, 게이트스페이서(15)는 제1실리콘산화막(15a), 실리콘질화막(15b) 및 제2실리콘산화막(15c)의 삼중 구조이다. The gate spacer 15 has a triple structure of the first silicon oxide film (15a), a silicon nitride film (15b) and the second silicon oxide film (15c).

계속해서, 주변영역오픈마스크층(16)을 잔류시킨 상태에서 이온주입 공정을 진행하여 소스/드레인 영역(17)을 형성한다. Subsequently, the area around the open mask layer 16, the process proceeds to the ion implantation process in which the remaining conditions to form a source / drain region 17.

도 1b에 도시된 바와 같이, 주변영역오픈마스크층(16)을 제거한 후, 셀영역은 오픈시키고 주변영역을 덮는 셀영역오픈마스크층(18)을 형성한다. As shown in Figure 1b, after removing the peripheral region open mask layer 16, the cell area is open to form an open-cell areas mask layer 18 covering the peripheral region. 여기서, 셀영역오픈마스크층(18)과 주변영역오픈마스크층(16)은 감광막으로 형성한다. Here, the cell open area mask layer 18 and the area around the open mask layer 16 is formed of a photosensitive film.

계속해서, 셀영역오픈마스크층(18)을 식각마스크로 셀영역에 잔류하는 제2실리콘산화막(15c)을 선택적으로 습식식각한다. Next, a selective wet etching the second silicon oxide film (15c) remaining in the cell region, the cell region, the open mask layer 18 as an etch mask. 이때, 실리콘질화막(15b)이 제2실리콘산화막(15c)의 습식식각시 식각배리어 역할을 하므로 제1실리콘산화막(15a)는 식각되지 않는다. At this point, the silicon nitride film (15b) a second, so the etching barrier role during wet etching of the silicon oxide film (15c) a first silicon oxide film (15a) is not etched.

도 1c에 도시된 바와 같이, 셀영역오픈마스크층(18)을 제거한 후, 반도체 기판(11)의 전면에 층간절연막(19)을 증착한다. As shown in Figure 1c, it is deposited an interlayer insulating film 19 on the entire surface of the mask layer after removing the open cell region 18, the semiconductor substrate 11. 이어서, 층간절연막(19)을 자기정렬콘택 식각을 통해 제거하고, 계속해서 게이트라인 사이의 실리콘질화막과 제1실리콘산화막을 제거하여 콘택홀을 형성한다. Then, by removing the inter-layer insulating film 19 through a self-aligned contact etch, and subsequently removing the silicon nitride film and the first silicon oxide film between the gate line to form a contact hole. 이와 같은 콘택홀을 형성하기 위한 자기정렬콘택 식각 공정은 셀영역에서만 진행된다. The self-aligned contact etching process for forming the contact holes, such as is carried only in the cell region.

다음으로, 콘택홀에 콘택플러그(20)를 채운다. Next, fill the contact plug 20 in the contact hole. 이때, 콘택플러그(20)는 스토리지노드콘택과 비트라인콘택이 연결될 플러그이다. At this time, the contact plug 20 is a plug contact and a storage node coupled to the bit line contacts.

위와 같은 종래 기술에서, 셀영역에서는 제1실리콘산화막(15a)과 실리콘질화막(15b)의 이중 구조의 게이트스페이서가 형성되고, 주변영역에서는 제1실리콘산화막(15a), 실리콘질화막(15b) 및 제2실리콘산화막(15c)의 삼중 구조의 게이트스페이서가 형성된다. Above and in the same prior art, the cell area first formed a gate spacer of the double structure of the silicon oxide film (15a) and a silicon nitride film (15b), the area around the first silicon oxide film (15a), a silicon nitride film (15b) and the a second gate spacer of a triple structure of the silicon oxide film (15c) is formed.

여기서, 실리콘질화막(15b)은 게이트스페이서 역할 및 셀영역에서 콘택홀 형성시 배리어로 사용되며, 제1실리콘산화막(15a)은 실리콘질화막(15b) 형성시 게이트전극(13)과 반도체 기판(11)에 스트레스가 인가되는 것을 완충시키기 위한 버퍼 역할을 하고, 제2실리콘산화막(15c)은 주변영역에서 이온주입시 숏채널효과를 방지하기 위해 도입한 것이다. Here, the silicon nitride film (15b) includes a gate spacer role and is used as when the barrier forming contact holes in the cell region, the first silicon oxide film (15a) is a silicon nitride film (15b) a gate electrode 13 and the semiconductor substrate 11 during the formation to serve as a buffer for buffering to be applied with the stress, and the second silicon oxide film (15c) is introduced to prevent a short channel effect when the ion implantation in the peripheral region.

그러나, 종래 기술은 셀영역의 제2실리콘산화막(15c)을 제거하기 위한 습식식각시 실리콘질화막(15b)이 습식식각 용액으로부터 어택(attack)받는 문제가 있다. However, the prior art has a problem in the silicon nitride film (15b) upon wet etching to remove the second silicon oxide film (15c) of the cell area receive the attack (attack) from the wet etch solution.

이로 인해 어택받은 실리콘질화막(15b)을 통해 제1실리콘산화막(15a)이 추가로 식각되어 게이트라인의 일부가 드러나게 되고, 이는 게이트라인과 콘택플러그(20)간의 브릿지(도 1c의 'A' 참조)를 발생시킨다. This attack the first silicon oxide film (15a) through the silicon nitride film (15b) received is added to the etching to the portion of the gate line are revealed, which the gate line and the contact plug 20, the bridge (see 'A' of Figure 1c between ) to generate a.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 게이트스페이서로 작용하는 질화막이 어택받아 발생하는 게이트라인과 콘택플러그간 브릿지를 방지하는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다. The present invention aims to provide a method of manufacturing a semiconductor device suitable for preventing the cross that made in view to solve the problems of the prior art, generating the nitride film serving as a gate spacer received attack the gate line and the contact plug for the bridge have.

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도, Figure 1a to 1c are sectional views illustrating a method of manufacturing a semiconductor device according to the prior art,

도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도. Figures 2a to 2c are sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 * Description of the Related Art

21 : 반도체 기판 22 : 게이트산화막 21: Semiconductor substrate 22: a gate oxide film

23 : 게이트전극 24 : 하드마스크 질화막 23: gate electrode 24: the hard mask nitride film

25a : 실리콘산화막 25b : 실리콘질화막 25a: the silicon oxide film 25b: silicon nitride film

25c : 유기반사방지막 25 : 게이트스페이서 25c: organic anti-reflective film 25: gate spacers

26 : 주변영역오픈마스크층 27 : 소스/드레인영역 26: the open area around the mask layer 27: source / drain region

28 : 층간절연막 29 : 콘택플러그 28: interlayer insulating film 29: contact plug

상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 셀영역과 주변영역이 정의된 반도체 기판 상에 게이트라인을 형성하는 단계, 상기 게이트라인을 포함한 전면에 실리콘산화막, 실리콘질화막 및 유기막을 차례로 적층하는 단계, 상기 유기막 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 상기 주변영영역을 오픈시키는 마스크층을 형성하는 단계, 상기 마스크층에 의해 노출된 상기 주변영역의 실리콘산화막, 실리콘질화막 및 유기막을 식각하여 상기 주변영역에 형성된 상기 게이트라인의 측벽에 삼중 구조의 게이트스페이서를 형성하는 단계, 및 상기 마스크층과 상기 셀영역에 잔류하는 유기막을 동시에 제거하는 단계를 포함하는 것을 특징으로 하며, 상기 마스크층과 상기 셀영역에 잔류하는 유기막을 동시에 제거하는 단 A method for manufacturing a semiconductor device of the present invention for achieving the abovementioned objects is also a cell region and the step of the peripheral region to form a gate line on a semiconductor substrate defined by the gate lines and then the front silicon oxide film, a silicon nitride film and an organic film in including depositing a silicon oxide film, a silicon nitride film of said coating a photosensitive film on the organic film, and exposed by the step, the mask layer to form a mask layer to open the peripheral zero region is patterned by exposure and development the peripheral region, and and characterized in that it comprises a step, and a step of removing an organic film that remains on the mask layer and the cell area at the same time by etching an organic film to form a gate spacer of a triple structure, the side wall of the gate line formed on the peripheral region, stage for removing an organic film that remains on the mask layer and the cell area at the same time 는 상기 실리콘질화막이 상기 마스크층과 상기 유기막에 대해 높은 선택비를 갖는 식각조건으로 진행하는 것을 특징으로 하며, 상기 마스크층과 상기 셀영역에 잔류하는 유기막을 동시에 제거하는 단계는 다운 스트림 방식의 플라즈마를 이용한 등방성 건식식각 방식으로 진행하는 것을 특징으로 하고, 상기 유기막은 베이스 폴리머 계열, 크로스링커 계열, 열적 산 생성 계열 또는 솔벤트 계열의 유기반사방지막을 이용하는 것을 특징으로 한다. A step in which the silicon nitride film, and characterized in that it proceeds to the etching condition with a high selectivity with respect to the mask layer and the organic layer, removing the organic film which remains on the mask layer and the cell area at the same time, the downstream system It characterized in that it proceeds in an isotropic dry etching method using a plasma, characterized by using the organic polymer-based film base, a cross linker sequence, an organic anti-reflection film of the thermal acid generator based or solvent-based.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. Hereinafter to be described in detail enough to easily carry out self technical features of the present invention one of ordinary skill in the art, with reference to the accompanying drawings, the preferred embodiment of the present invention will be described .

도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다. Figures 2a to 2c is a cross-sectional views showing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 2a에 도시된 바와 같이, 셀영역과 주변영역이 정의된 반도체 기판(21) 상에 게이트산화막(22), 게이트전극(23) 및 하드마스크질화막(24)의 순서로 적층된 게이트라인을 형성한 후, 게이트라인을 포함한 전면에 실리콘산화막(25a), 실리콘질화막(25b) 및 유기반사방지막(25c)을 순차적으로 형성한다. As shown in Figure 2a, to form a gate line laminated in this order on the gate oxide film 22, gate electrode 23 and the hard mask nitride film 24 on the cell region and the peripheral semiconductor substrate 21, an area is defined, is formed and, after a silicon oxide film (25a), a silicon nitride film (25b) and an organic anti-reflection film (25c) on the front, including the gate lines in sequence.

여기서, 유기반사방지막(25c)은 베이스 폴리머(base polymer) 계열, 크로스링커(cross linker) 계열, 열적 산 생성(thermal acid generator) 계열 또는 솔벤트(solvent) 계열의 반사방지막을 이용한다. Here, the organic antireflective film (25c) is used in the anti-reflection film of the base polymer (base polymer) based, cross-linkers (cross linker) sequence, a thermal acid generator (thermal acid generator), or solvent-based (solvent) series.

한편, 유기반사방지막(25c)외에 무기반사방지막도 이용할 수 있으나, 무기반사방지막은 후속 주변영역오픈마스크층(26) 스트립시 산소플라즈마에 의해 제거되는 특성이 없어 셀영역에서 불필요하게 계속 잔류하므로 이용하지 않는다. On the other hand, using in addition an organic anti-reflection film (25c), but can also use the inorganic anti-reflective coating, inorganic anti-reflective coating is not a characteristic which is removed by an oxygen plasma when the strip subsequent area around the open mask layer 26, simplifying the need to continue the remaining in the cell area I never do that.

다음에, 반도체 기판(21)의 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 셀영역을 덮고 주변영역을 오픈시키는 주변영역오픈마스크층(26)을 형성한다. Next, by coating a photosensitive film on the entire surface of the semiconductor substrate 21 and patterning the exposed and developed covering the cell region to form a surrounding open area mask layer 26 to open the peripheral region.

계속해서, 주변영역오픈마스크층(26)을 식각마스크로 하여 주변영역의 유기반사방지막(25c), 실리콘질화막(25b) 및 실리콘산화막(25a)을 선택적으로 식각하여 주변영역에 형성된 게이트라인의 양측벽에 게이트스페이서(25)를 형성한다. Subsequently, the area around the open-organic anti-reflection film (25c), both sides of the gate line formed on the peripheral region by selectively etching the silicon nitride film (25b) and the silicon oxide film (25a) of the peripheral region by a masking layer 26 as an etch mask to form a gate spacer 25 to the wall. 이때, 게이트스페이서(25)는 실리콘산화막(25a), 실리콘질화막(25b) 및 유기반사방지막(25c)의 삼중 구조이다. The gate spacer 25 has a triple structure of the silicon oxide film (25a), a silicon nitride film (25b) and an organic anti-reflection film (25c).

계속해서, 주변영역오픈마스크층(26)을 잔류시킨 상태에서 이온주입 공정을 진행하여 소스/드레인 영역(27)을 형성한다. Subsequently, the area around the open mask layer 26, the process proceeds to the ion implantation process in which the remaining conditions to form a source / drain region 27. 이때, 주변영역오픈마스크층(26)과 게이트스페이서를 구성하는 유기반사방지막(25c)는 이온주입 마스크로 이용된다. At this time, the organic antireflective film (25c) constituting a peripheral area open mask layer 26 and the gate spacer is used as an ion implantation mask.

도 2b에 도시된 바와 같이, 주변영역오픈마스크층(26)을 스트립한다. As it is shown in Figure 2b, and the strip area around the open mask layer 26. 이때, 주변영역오픈마스크층(26)은 다운 스트림(down stream) 방식의 플라즈마를 이용한 등방성 건식식각 방식으로 제거한다. At this time, the area around the open mask layer 26 is removed by an isotropic dry etching method using a plasma method downstream (down stream).

위와 같은 주변영역오픈마스크층(26) 스트립시에 셀영역의 유기반사방지막(25c)도 동시에 제거되며, 아울러 주변영역의 게이트스페이서를 구성하고 있던 유기반사방지막(25c)도 제거된다. Above the open area around the mask layer 26, the strip when an organic anti-reflection film (25c) of the cell area in the same is also removed at the same time, and also it may be removed film (25c) an organic reflection that constitutes a gate spacer surrounding area.

여기서, 주변영역오픈마스크층(26) 제거시에 셀영역의 유기반사방지막(25c)이 제거되는 이유는, 주변영역오픈마스크층(26)을 형성하는 감광막이 유기반사방지막과 동일하게 유기물질이기 때문이다. Here, the organic reflection why film (25c) is removed in the cell area when the area around the open mask layer 26 is removed, the photosensitive film to form the peripheral region open mask layer 26 is the same organic material and an organic anti-reflection coating Because.

따라서, 주변영역오픈마스크층(26)을 유기물질인 감광막으로 형성하므로 주변영역오픈마스크층(26)과 유기반사방지막(25c)은 플라즈마를 이용한 등방성 건식식각에 따른 선택비가 전혀 없기 때문에 동시에 제거되는 것이다. Therefore, since it is formed in the area around the open mask layer 26 in the organic material photoresist layer surrounding the area open mask layer 26 and the organic antireflective film (25c) is to be removed, because no selection ratio of the isotropic dry etching using a plasma at the same time will be.

전술한 바와 같이, 주변영역오픈마스크층(26) 제거후에 주변영역의 게이트스페이서는 실리콘산화막(25a)과 실리콘질화막(25b)의 이중구조로 잔류하는데, 유기반사방지막(25c)은 소스/드레인 영역(27) 형성시 숏채널효과를 방지하기 위해 사용되었기 때문에 이온주입후에 제거되어도 무방하다. As described above, the gate spacers around the area after area around the open mask layer 26 is removed to remain in the double structure of the silicon oxide film (25a) and a silicon nitride film (25b), an organic antireflective film (25c) is a source / drain region 27 but may be removed after the ion implantation, because when it was used to prevent short channel effect is formed.

한편, 유기반사방지막이 제거됨에 따라 실리콘질화막(24)이 건식식각 공정에 노출되는데, 이때 실리콘질화막(24)은 종래 기술과 같이 선택비가 낮은 습식식각시에 어택받은 문제가 있었으나, 본 발명에서는 실리콘질화막(24)이 플라즈마를 이용한 등방성 건식식각에 대한 선택비가 매우 높기 때문에 어택받지 않는다. On the other hand, there is a silicon nitride film 24 is exposed to a dry etching process according to the removed organic anti-reflective coating, wherein the silicon nitride film 24 but is a problem receiving the attack upon selection ratio lower wet etching as in the prior art, in the present invention, a silicon nitride film 24 does not attack because selectivity is very high for the isotropic dry etching using a plasma.

도 2c에 도시된 바와 같이, 반도체 기판(21)의 전면에 층간절연막(28)을 증착한다. As shown in Figure 2c, it is deposited an interlayer insulating film 28 on the entire surface of the semiconductor substrate 21. 이어서, 층간절연막(28)을 자기정렬콘택 식각을 통해 제거하고, 계속해서 게이트라인 사이의 실리콘질화막과 실리콘산화막을 제거하여 콘택홀을 형성한다. Then, by removing the inter-layer insulating film 28 through a self-aligned contact etch, and subsequently removing the silicon nitride film and a silicon oxide film between the gate line to form a contact hole. 이와 같은 콘택홀을 형성하기 위한 자기정렬콘택 식각 공정은 셀영역에서만 진행된다. The self-aligned contact etching process for forming the contact holes, such as is carried only in the cell region.

다음으로, 콘택홀에 콘택플러그(29)를 채운다. Next, fill the contact plug 29 to the contact hole. 이때, 콘택플러그(29)는 스토리지노드콘택과 비트라인콘택이 연결될 플러그이다. At this time, the contact plug 29 is a plug contact and a storage node coupled to the bit line contacts.

전술한 실시예에 따르면, 본 발명은 실리콘질화막 위에 실리콘산화막을 증착하지 않고, 또한 이 실리콘산화막을 셀영역에서 제거하기위한 습식식각공정을 진행하지 않는다. According to the above-described embodiment, the present invention is not limited to depositing a silicon dioxide film on a silicon nitride film, and does not proceed with a wet etching process for removing the silicon oxide film in the cell region.

더욱이, 본 발명은 주변영역오픈마스크층 아래에 유기반사방지막이 미리 형성되어 있으므로, 주변영역오픈마스크층을 형성하기 위한 포토리소그래피 공정이 매우 정밀하게 진행된다. Moreover, the present invention since the organic anti-reflection film under the area around the open mask layer is formed in advance, the photolithography process for forming the open area around the mask layer proceeds with great precision.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. Although the teachings of the present invention is specifically described in accordance with the preferred embodiment, the above-described embodiment is for a description thereof should be noted that not for the limitation. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. In addition, if an ordinary specialist in the art of the present invention will be understood by example various embodiments are possible within the scope of the technical idea of ​​the present invention.

상술한 본 발명은 셀영역에 실리콘산화막 증착 공정 및 셀영역에서의 습식식각 공정을 생략할 수 있으므로 공정을 단순화시킬 수 있는 효과가 있다. The above-described present invention has the effect of simplifying the process, it is possible to omit a wet etching process on the silicon oxide film deposition process and the cell area in the cell area.

또한, 습식식각에 의한 실리콘질화막의 어택이 발생하지 않으므로 게이트라인과 콘택플러그간 브릿지를 억제하여 반도체 소자의 신뢰성을 향상시킬 수 있는효과가 있다. In addition, there is an effect that it is possible to enhance the reliability of the semiconductor device by suppressing the bridge between the gate line and the contact plugs do not occur in the attack of the silicon nitride film by wet etching.

Claims (5)

  1. 셀영역과 주변영역이 정의된 반도체 기판 상에 게이트라인을 형성하는 단계, Forming a gate line on a cell region and a peripheral region defining the semiconductor substrate,
    상기 게이트라인을 포함한 전면에 실리콘산화막, 실리콘질화막 및 유기막을 차례로 적층하는 단계; The step of sequentially stacked over a silicon oxide film, a silicon nitride film and an organic film on the gate lines, including;
    상기 유기막 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 상기 주변영영역을 오픈시키는 마스크층을 형성하는 단계; Applying a photoresist on the organic film to form a mask layer to open the peripheral area by patterning the zero exposure and development;
    상기 마스크층에 의해 노출된 상기 주변영역의 실리콘산화막, 실리콘질화막 및 유기막을 식각하여 상기 주변영역에 형성된 상기 게이트라인의 측벽에 삼중 구조의 게이트스페이서를 형성하는 단계; Comprising the steps of a silicon oxide film, a silicon nitride film and etching the organic film in the peripheral region exposed by the mask layer to form a gate spacer of a triple structure in the side wall of the gate line formed on the peripheral region; And
    상기 마스크층과 상기 셀영역에 잔류하는 유기막을 동시에 제거하는 단계 Removing an organic film that remains on the mask layer and the cell area at the same time
    를 포함하는 반도체 소자의 제조 방법. The method of producing a semiconductor device comprising a.
  2. 제1항에 있어서, According to claim 1,
    상기 마스크층과 상기 셀영역에 잔류하는 유기막을 동시에 제거하는 단계는, Removing an organic film that remains on the mask layer and the cell area at the same time,
    상기 실리콘질화막이 상기 마스크층과 상기 유기막에 대해 높은 선택비를 갖는 건식식각조건으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법. The method of producing a semiconductor device, characterized in that the silicon nitride film proceeds to dry etching conditions with a high selectivity with respect to the mask layer and the organic layer.
  3. 제1항에 있어서, According to claim 1,
    상기 마스크층과 상기 셀영역에 잔류하는 유기막을 동시에 제거하는 단계는, Removing an organic film that remains on the mask layer and the cell area at the same time,
    다운 스트림 방식의 플라즈마를 이용한 등방성 건식식각 방식으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법. The method of producing a semiconductor device, characterized in that traveling in a downstream manner an isotropic dry etching method using plasma.
  4. 제1항에 있어서, According to claim 1,
    상기 유기막은, 유기반사방지막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. The method of producing a semiconductor device characterized in that formed in the organic film, an organic anti-reflective.
  5. 제4항에 있어서, 5. The method of claim 4,
    상기 유기반사방지막은, The organic anti-reflection film,
    베이스 폴리머 계열, 크로스링커 계열, 열적 산 생성 계열 또는 솔벤트 계열의 유기반사방지막을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법. The method of producing a semiconductor device, characterized in that using a base polymer-based, cross-linker sequence, an organic anti-reflection film of the thermal acid generator based or solvent-based.
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* Cited by examiner, † Cited by third party
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KR100618908B1 (en) * 2005-08-12 2006-08-25 삼성전자주식회사 Semiconductor device for improving resistance of gate and method of manufacturing the same
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CN100517653C (en) 2006-12-08 2009-07-22 中芯国际集成电路制造(上海)有限公司 Method used for DRAM unit and periphery transistor and its structure produced by the same

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