KR20050007874A - Submicron semiconductor device - Google Patents
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Abstract
Description
본 발명은 하드 마스크를 사용한 반도체 소자 제조방법에 관한 것으로, 보다 자세하게는 하드 마스크를 사용하여 동일 파장의 광원에서 미세선폭을 갖는 반도체 소자의 제조시 식각 마스크로 사용했던 하드 마스크를 제거하는 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device using a hard mask, and more particularly, to a method of removing a hard mask used as an etching mask in the manufacture of a semiconductor device having a fine line width in a light source having the same wavelength by using a hard mask. will be.
반도체 소자의 진전을 지지해 온 미세 가공 기술은 광 전사법(photo lithography) 기술이다. 즉, 이 기술의 해상력 향상이 반도체 소자의 고집적화의 장래를 맡고 있다고 해도 과언은 아니다.The microfabrication technology that has supported the progress of semiconductor devices is a photo lithography technique. In other words, it is no exaggeration to say that the improvement in resolution of this technology is in charge of the future of high integration of semiconductor devices.
일반적으로, 전사법(lithography)이라 함은 패턴을 하는 공정으로서 광공정과 새김공정으로 나눌 수 있다. 그러나 근래에 와서 전사법의 의미는 일반적으로 광공정만을 지칭하고 있고 다시 세부적으로 광원에 따른 광학과 비광학 전사법으로 구분되고 있다. 반도체 공정에서의 전사법은 기판 상의 다양한 물질에 회로 기판을 형성시키는 것을 목적으로 기질 위에 레지스터라는 고분자 물질을 도포한 후 P기판의 원판 역할을 하는 가리개, 즉 마스크(Mask)를 이용하여 빛을 투과시켜 레지스터에 광반응을 일으킨 후 현상하여 레지스터 패턴을 형성시키고, 이 레지스터를 장벽으로 하여 기질을 새겨 최종적으로 원하는 패턴을 구현하는 기술이다.In general, a lithography is a patterning process, and may be divided into an optical process and an engraving process. However, in recent years, the meaning of the transfer method generally refers only to an optical process, and is further divided into optical and non-optical transfer methods according to light sources. The transfer method in the semiconductor process transmits light using a mask, or mask, serving as an original plate of a P substrate after applying a polymer material called a resistor on a substrate for the purpose of forming a circuit board on various materials on the substrate. It is a technology to form a resist pattern by developing a photoreaction after developing a photoreaction, and then imprinting a substrate by using this register as a barrier to finally implement a desired pattern.
반도체 칩의 집적도는 3년 주기로 4배씩 증가하여 왔다.The density of semiconductor chips has increased four times every three years.
광전사법은 높은 구경수(Numerical Aperture) 렌즈와 하드웨어, 즉 구경, 마춤 등과 같은 노광장비 자체의 발전은 물론이고 CAR(Chemically Amplified Resist) 타입 레지스터와 같은 재료의 개발 그리고 공정 측면에서의 TLR(Tri Layer Resist), BLR(Bi-Layer Resist), TSI(Top Surface Imaging), ARC(Anti Reflective Coating), 마스크 면에선 PSM(Phase Shift Mask)과 OPC(Optical Proximity Correction) 등의 많은 기술개발들이 이루어져 왔다.The photoelectric method develops materials such as chemically amplified resist type (CAR) type resistors as well as advances in exposure equipment itself such as high aperture lens and hardware, namely aperture and marshall, and TLR (Tri Layer) in terms of process. Resist, Bi-Layer Resist (BLR), Top Surface Imaging (TSI), Anti Reflective Coating (ARC), and PSM (Phase Shift Mask) and OPC (Optical Proximity Correction) have been developed on the mask side.
초기의 노광장비는 접촉프린터로서 기판 위에 바로 마스크를 대고 눈으로 맞춘 후 노광하는 방식이였다. 이 기술이 조금 더 발전하여 마스크와 기판간의 갭을줄여 해상력을 높였는데 갭의 차이에 따라 연접촉(Soft contact)과 경접촉(Hard contact)(10㎛ 이하) 등의 근접 프린터로 노광하게 된다.Early exposure equipment was a contact printer, where a mask was placed directly on a substrate, followed by eye contact. This technology has been further developed to increase the resolution by reducing the gap between the mask and the substrate. Depending on the gap difference, it is exposed to a proximity printer such as soft contact and hard contact (10 μm or less).
그 후, 1970년대 초반에는 반사나 굴절을 이용한 광학계를 적용한 투영 타입의 노광장비의 개발로 해상력은 물론이고 마스크의 수명연장과 기판의 크기 대구경화의 제품개발에의 적용이 본격적으로 시작될 수 있었다. 그 후 1970년대 중반에는 반도체 대량생산에 획기적인 기여를 하면서 광전사법의 기술개발에 전기를 마련한 투영 광학을 이용한 스테퍼의 시대가 시작되었다.After that, in the early 1970s, the development of a projection type exposure apparatus using an optical system using reflection or refraction could start to apply to the development of the product of not only the resolution but also the life extension of the mask and the large size of the substrate. Later, in the mid-1970s, the era of stepper using projection optics, which made significant contributions to mass production of semiconductors and provided electricity for the development of the photoelectric method, began.
스테퍼란 '단계와 반복'의 줄임말로 이 방식의 노광장비를 사용하면 해상력은 물론이고 맞춤 정확도의 향상이 이루어졌다. 초기 스테퍼는 마스크 패턴 대비 기판 상에서의 패턴비율이 5:1 또는 10:1의 축소 투영 노광방식으로 설계되었으나 마스크 패턴과 크기의 한계로 인하여 5:1 축소투영방식이 주류를 이루게 되었다.Stepper is an abbreviation of 'step and repeat' and the use of this type of exposure equipment improves not only the resolution but also the accuracy of the fitting. Initially steppers were designed with a reduced-projection exposure method with a pattern ratio of 5: 1 or 10: 1 on a substrate to a mask pattern, but the 5: 1 reduction projection method became the mainstream due to the limitation of the mask pattern and size.
다시 1990년대 초반부터 개발된 '단계와 주사' 형태의 스캐너는 4:1 축소방식으로 가리개 패턴의 부담을 주기는 했지만 점점 커지는 칩 크기에 대응하고 생산성을 높일 수 있도록 한 노광장비이다. 해상력은 광원의 파장과 밀접한 관계를 갖는데 초기의 g-선(λ=436㎚)을 이용한 노광장비로는 약 0.5㎛ 수준의 패턴이 가능하였고 i-선(λ=365㎚)을 이용하면 약 0.3㎛ 수준의 패턴이 가능하였다.Again, the 'step and scan' type scanner developed in the early 1990s was a 4: 1 reduction method, but it was an exposure device that responded to increasing chip size and increased productivity. The resolution is closely related to the wavelength of the light source. The initial exposure equipment using g-rays (λ = 436nm) was capable of a pattern of about 0.5 μm, and about 0.3 using i-rays (λ = 365nm). A pattern at the μm level was possible.
최근에는 KrF 레이저(λ=248㎚)를 광원으로 하는 노광장비의 개발과 레지스터의 발전 그리고 기타 부대기술의 향상으로 인하여 150nm 이하의 패턴도 가능하게 되었다.In recent years, the development of exposure equipment using KrF laser (λ = 248 nm) as a light source, the development of resistors, and the improvement of other subsidiary technologies have allowed patterns of 150 nm or less.
현재는 ArF 레이저(λ=193㎚)로 하는 장비를 사용하여 110nm 이하의 패턴을목표로 개발하고 있다. DUV 전사법은 i-선 대비 해상도 및 DOF(Depth of Focus) 등의 성능면에서 우수하지만, 공정제어가 쉽지 않다. 이러한 문제는 짧은 파장에서 기인된 광학적인 원인과 화학증폭형 레지스트의 사용에 의한 화학적인 원인으로 구분할 수 있다. 파장이 짧아지면 정지파 효과에 의한 CD 흔들림 현상과 기질 위상에 의한 반사광의 새김현상이 심해진다.Currently, an ArF laser (λ = 193 nm) is used to develop a pattern of 110 nm or less. The DUV transfer method is superior in performance such as resolution compared to i-ray and depth of focus (DOF), but process control is not easy. These problems can be divided into optical causes due to short wavelengths and chemical causes due to the use of chemically amplified resists. If the wavelength is shortened, the CD shake phenomenon due to the stationary wave effect and the reflection of reflected light due to the substrate phase become worse.
기존장비를 이용하여 구현할 수 없는 미세선폭을 갖는 반도체 소자를 구현함에 있어서, 포토 공정의 한계를 해결할 수 있는 가장 쉬운 방법은 결국 에치 공정을 이용한 bias(에치시 포토 레지스트 패턴의 임계 치수(DI CD) 값과 에치 후의 임계 치수(FI CD) 값 간의 차이)조절이라 할 수 있으나, 이러한 방법에 의해서도 점차 줄어드는 선폭의 마진을 극복하는 데는 많은 어려움이 있다.In implementing a semiconductor device having a fine line width that cannot be realized using existing equipment, the easiest way to solve the limitation of the photo process is to use a bias (critical dimension of photoresist pattern at the time of etching (DI CD)). The difference between the value and the critical dimension (FI CD) value after etch) may be adjusted, but there are many difficulties in overcoming the line width margin which is gradually reduced by this method.
본 발명은 여러가지 방법으로 실현할 수 있으나, 일실시예로 본 발명에 대해 보다 자세하게 설명하고자 한다.Although the present invention can be realized in various ways, the present invention will be described in more detail in one embodiment.
예를 들면 기존의 KrF 장비를 이용하여 90nm의 선폭을 갖는 게이트 소자를 구현함에 있어서, 패터닝할 수 있는 포토공정의 한계 선폭은 125nm 정도이므로 에치 공정을 통하여 35nm 를 줄여 줘야 하는 문제가 발생한다.For example, when implementing a gate device having a line width of 90 nm using the existing KrF equipment, the limit line width of the photo processable pattern is about 125 nm, which causes a problem of reducing 35 nm through an etch process.
이는 DUV 포토 레지스트 높이(PR height)를 고려할 시 거의 불가능한 수치로서 특단의 조치(ArF 스캐너 사용) 등이 이루어져야 한다. 즉, KrF 공정에 있어 125nm의 포토 레지스트 패터닝을 함에도 DOF(depth of focus) 마진 등을 고려하여 포토 레지스트 높이는 3000Å 이하일 수밖에 없다.This value is almost impossible in consideration of the DUV photoresist PR height, and special measures (such as the use of an ArF scanner) should be made. That is, in the KrF process, the photoresist height must be 3000 Å or less in consideration of DOF (depth of focus) margin even though photoresist patterning is performed at 125 nm.
결국 게이트 CL(channel length)를 90nm로 얻기 위해서는 35nm를 에치 공정에서 줄여 줘야 한다. 이는 산술적으로 계산하더라도 포토 레지스트를 사용하여 양 측면을 17.5nm 씩 깎아 줘야 하는데 결국 포토 레지스트와의 선택비 문제가 발생하여 균일한 게이트 소자를 얻을 수 없다.As a result, in order to obtain a gate CL of 90 nm, the etch process needs to reduce 35 nm. Even if it is calculated arithmetic, both sides must be shaved by 17.5 nm by using photoresist, which results in a selectivity problem with the photoresist and thus a uniform gate device cannot be obtained.
이러한 현상을 해결하기 위하여 피식각층 상부에 하드마스크(hard mask)를 형성하고 그 상부에 PR패턴을 형성하되, 종래보다 얇게 형성하여 이를 이용한 식각공정으로 상기 PR패턴과 가능하면 똑같은 크기의 하드마스크 패턴을 형성한다.In order to solve this phenomenon, a hard mask is formed on the etched layer and a PR pattern is formed on the etched layer, and the thin film is formed thinner than the conventional one. To form.
그리고, 후속 공정으로 상기 하드마스크 패턴을 마스크로 하여 피식각층을 식각함으로써 예정된 크기의 피식각층 패턴을 형성할 수 있도록 한다.Subsequently, the etching target layer may be etched using the hard mask pattern as a mask to form an etching target layer pattern having a predetermined size.
이어서 상기 하드마스크를 제거시 건식 식각 공정으로 제거하게 되는데, 종래에는 건식 식각 공정과 필름 막질의 증착공정간의 공정 균일성 차이에 의해 기판의 하드마스크가 부분적으로 제거되지 못하고 이후 콘택 저항을 낮춰 주기 위한 실리사이드 형성 공정에서 폴리실리콘과 내화성 금속인 티타늄 혹은 코발트의 반응을 상기 공정에서 제거되지 못한 하드마스크가 방해하여 실리사이드가 형성되지 못해 콘택 저항의 증가로 인한 소자의 신뢰성이 저하되는 현상이 발생하는 문제점이 있다.Subsequently, the hard mask is removed by a dry etching process. In the related art, the hard mask of the substrate is not partially removed due to the process uniformity difference between the dry etching process and the film film deposition process. In the silicide forming process, the reaction between the polysilicon and the refractory metal titanium or cobalt interferes with the hard mask that cannot be removed in the above process, so that silicide is not formed and the reliability of the device is reduced due to an increase in contact resistance. have.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 로직 제품에 하드 마스크 공정을 적용하여 기존의 광원에서 구현할 수 없는 미세선폭을 구현하는 데 있어서, 상기 하드 마스크를 기체 상태의 불산 용액을 사용하여 제거하는 방법에 관한 것이다.Accordingly, the present invention is to solve the problems of the prior art as described above, in applying a hard mask process to a logic product to implement a fine line width that cannot be implemented in a conventional light source, the hard mask is a gaseous hydrofluoric acid A method of removing using a solution.
도 1은 반도체 기판 위에 옥사이드, 폴리, 하드 마스크, 포토레지스트를 증착하여 패터닝한 반도체 소자 단면도1 is a cross-sectional view of a semiconductor device formed by depositing an oxide, poly, hard mask, and photoresist on a semiconductor substrate.
도 2는 포토레지스트를 제거한 후의 공정 단면도2 is a cross-sectional view of the process after removing the photoresist.
도 3은 하드 마스크에 구현된 패턴을 이용해 폴리층을 식각한 후의 공정 단면도3 is a cross-sectional view of a process after etching a poly layer using a pattern implemented on a hard mask.
도 4는 하드 마스크를 식각한 후의 공정 단면도4 is a cross-sectional view of the process after etching the hard mask.
도 5는 게이트의 양측에 스페이서를 형성한 공정 단면도5 is a cross-sectional view of a process in which spacers are formed on both sides of a gate.
본 발명의 상기 목적은 기판위에 옥사이드를 형성하는 제 1공정, 상기 옥사이드 위에 폴리를 형성하는 제 2공정, 상기 폴리 위에 하드 마스크를 형성하는 제 3공정, 상기 하드 마스크 위에 포토레지스트를 증착하여 패터닝하는 제 4공정, 상기 하드 마스크에 구현된 패턴을 이용하여 폴리를 식각하는 제 5공정 및 상기 하드 마스크를 식각하는 제 6공정을 포함하는 것을 특징으로 하는 미세선폭을 갖는 반도체 소자의 제조 방법에 의하여 달성된다.The object of the present invention is a first step of forming an oxide on a substrate, a second step of forming a poly on the oxide, a third step of forming a hard mask on the poly, by depositing a photoresist on the hard mask and patterning A fourth process, a fifth process of etching poly by using a pattern embodied in the hard mask, and a sixth process of etching the hard mask, which is achieved by a method of manufacturing a semiconductor device having a fine line width. do.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
도 1 내지 도 5은 본 발명에 따른 반도체 소자의 제조 공정도이다.1 to 5 are manufacturing process diagrams of a semiconductor device according to the present invention.
도 1은 포토 레지스트 마스크를 사용하여 패터닝한 단면도이다.1 is a cross-sectional view patterned using a photoresist mask.
먼저 반도체 기판(10)상에 옥사이드(11), 폴리(12), 하드 마스크(13) 및 포토 레지스트(14)를 증착하고, 마스크를 이용하여 상기 포토 레지스트(14)를 패터닝하여 도 1과 같이 형성한다. 즉, 활성 영역(active area)이 정의된 기판 위에 게이트 옥사이드로 써멀 옥사이드(thermal oxide)층을 성장시킨 후 폴리실리콘 게이트를 성장시킨다. 상기 폴리실리콘 상부에 게이트 패터닝을 위한 하드 마스크를 증착시키고 포토 레지스트를 이용하여 사진 공정을 실시한다. 상기 포토 레지스트(14)를 패터닝할 때 KrF광원을 사용할 경우 패턴의 폭이 120nm가 되도록 패터닝한다. 상기 하드 마스크(13)는 PE-CVD를 이용한 SiH4옥사이드가 바람직하고, 상기 하드 마스크의 두께는 150Å 내지 400Å가 바람직하다.First, an oxide 11, a poly 12, a hard mask 13, and a photoresist 14 are deposited on the semiconductor substrate 10, and the photoresist 14 is patterned using a mask as shown in FIG. 1. Form. That is, a thermal oxide layer is grown with a gate oxide on a substrate on which an active area is defined, and then a polysilicon gate is grown. A hard mask for gate patterning is deposited on the polysilicon, and a photo process is performed using a photoresist. When the KrF light source is used to pattern the photoresist 14, the pattern is patterned to have a width of 120 nm. The hard mask 13 is preferably SiH 4 oxide using PE-CVD, and the thickness of the hard mask is preferably 150 Pa to 400 Pa.
상기 하드 마스크 상에 반사율을 낮추기 위해서 반사방지 코팅층(Anti-reflection coating: ARC)을 더 증착할 수 있다. 상기 반사방지층은 유기 또는 무기 아크로 이루어진다.An anti-reflection coating (ARC) may be further deposited on the hard mask to lower the reflectance. The antireflective layer is made of an organic or inorganic arc.
도 2는 하드 마스크를 식각하고 포토 레지스트를 제거한 공정도이다.2 is a process diagram of etching a hard mask and removing a photoresist.
플라즈마를 이용하여 상기 포토 레지스트 패턴(14)을 식각 마스크로 사용하여 하드 마스크(13)를 식각한다. 상기 플라즈마 식각은 SF6가스를 사용하며, 등방성 식각으로 하드 마스크층을 식각한다. 플라즈마 식각 후 애싱(ashing)/스트립(strip)공정을 진행하여 상기 포토 레지스트를 제거한다.The hard mask 13 is etched using the photoresist pattern 14 as an etching mask using plasma. The plasma etching uses SF 6 gas, and etches the hard mask layer by isotropic etching. After plasma etching, an ashing / strip process is performed to remove the photoresist.
도 3은 게이트 전극을 형성하기 위하여 플라즈마 식각을 이용하여 게이트 폴리를 식각한 공정도이다.3 is a flowchart illustrating etching a gate poly using plasma etching to form a gate electrode.
게이트 전극을 형성하기 위하여 애싱/스트립 공정 진행 후 얻어지는 하드 마스크 막질을 식각 마스크로 이용하여 플라즈마 식각을 통하여 게이트 폴리(12)를 식각한다. 상기의 공정으로 원하는 CD(Critical Dimension)의 게이트 선폭을 구현하게 된다. 상기 플라즈마 식각은 Cl2/HBr, Cl2/O2또는 HBr/O2의 식각가스를 사용하여 옥사이드와의 선택비가 10:1이 되도록 한다. 상기와 같은 공정으로 얻어진 게이트 전극의 폭은 KrF광원을 사용하여 얻을 수 있는 폭 120nm보다 작은 80nm이다.상기 폴리를 식각시 발생하는 부산물인 폴리머를 희석된 HF cleaning을 이용하여 제거한다.In order to form the gate electrode, the gate poly 12 is etched through plasma etching using a hard mask film obtained after the ashing / strip process as an etch mask. The above process implements the gate line width of the desired CD (Critical Dimension). The plasma etching uses a etching gas of Cl 2 / HBr, Cl 2 / O 2, or HBr / O 2 so that the selectivity to oxide is 10: 1. The width of the gate electrode obtained by the above process is 80 nm, which is smaller than the width 120 nm that can be obtained using KrF light source. The polymer, which is a by-product generated when etching the poly, is removed using diluted HF cleaning.
도 4는 HF로 하드 마스크를 제거한 공정도이다.4 is a process chart in which a hard mask is removed with HF.
39% HF 용액을 기체화하여 하드 마스크에 의하여 폴리와 게이트 옥사이드를 보호하면서 상기 폴리 위의 하드 마스크를 선택적으로 제거하는 하드 마스크 제거 공정을 실행한다.A hard mask removal process is performed to vaporize the 39% HF solution to selectively remove the hard mask on the poly while protecting the poly and gate oxide by the hard mask.
39% HF 용액을 기체화하여 기판을 핫 플레이트(hot plate)위에 올려 놓고 기판을 식각할 경우 게이트 옥사이드로 사용되는 상기 써멀 옥사이드 층의 경우 1Å/min 이하의 식각 속도를 나타내고, 하드 마스크 층으로 사용되는 PE-CVD SiH4계열의 옥사이드 층의 경우 200Å/min 이상의 식각 속도를 가지게 되고, 폴리 실리콘의 경우 1Å/min 이하의 식각 속도를 나타낸다.When the substrate is placed on a hot plate by vaporizing a 39% HF solution and the substrate is etched, the thermal oxide layer, which is used as a gate oxide, exhibits an etching rate of 1 μm / min or less and is used as a hard mask layer. The PE-CVD SiH 4 series oxide layer has an etching rate of 200 μs / min or more, and polysilicon shows an etching rate of 1 μm / min or less.
상기 핫 플레이트의 온도는 50℃ 내지 90℃가 바람직하다. 상기 HF 기체를 형성하는 방법으로 200℃ 이상의 N2가스를 39% HF 용액이 담겨 있는 화학 배스의 표면 위로 뿌려주면 HF 용액의 표면에서 기체가 발생한다.The temperature of the hot plate is preferably 50 ℃ to 90 ℃. As a method of forming the HF gas, when the N 2 gas of 200 ° C. or more is sprayed onto the surface of the chemical bath containing the 39% HF solution, gas is generated on the surface of the HF solution.
도 5는 질화막을 이용하여 스페이서를 형성한 공정도이다.5 is a process chart in which a spacer is formed using a nitride film.
하드 마스크를 제거한 후 질화막을 이용하여 스페이서를 형성하고 내화성 금속을 이용한 실리사이드를 형성하여 게이트 소자를 형성한 모습을 보여준다. 하드 마스크가 제거된 기판에 산화막(15) 및 질화막(17)을 차례로 증착한 후에 에치백(etch back)공정으로 질화막을 식각하여 격벽(17)을 형성한다.After removing the hard mask, a spacer is formed using a nitride film and a silicide using a refractory metal is formed to form a gate device. After the oxide film 15 and the nitride film 17 are sequentially deposited on the substrate from which the hard mask is removed, the barrier film 17 is formed by etching the nitride film by an etch back process.
상기 공정은 게이트 전극을 구현하는 데 있어서 포토 레지스트 마스크 대신에 하드 마스크를 사용하여, 기존의 KrF광원을 이용하여 90nm의 선폭을 가지는 게이트 전극을 형성할 수 있다.In the above process, a hard mask may be used instead of a photoresist mask to form a gate electrode, and a gate electrode having a line width of 90 nm may be formed using an existing KrF light source.
또한, 39% HF의 기체화된 습식 식각으로 게이트 옥사이드와 하드 마스크를 선택적 습식 식각에 의해 게이트 옥사이드를 보호하면서 상부의 하드 마스크를 선택적으로 제거하여 스페이서 형성 후 내화성 금속을 이용한 실리사이드 형성시 부분적으로 남아 있는 하드 마스크에 의해 실리사이드 형성이 되지 못했던 것을 방지할 수 있다.In addition, the gate oxide and the hard mask are protected by the gaseous wet etching of 39% HF, and the upper hard mask is selectively removed while the gate oxide is protected by the selective wet etching to partially retain the silicide formed using the refractory metal after spacer formation. It is possible to prevent the silicide from being formed by the hard mask.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.It will be apparent that changes and modifications incorporating features of the invention will be readily apparent to those skilled in the art by the invention described in detail. It is intended that the scope of such modifications of the invention be within the scope of those of ordinary skill in the art including the features of the invention, and such modifications are considered to be within the scope of the claims of the invention.
따라서, 본 발명의 미세선폭을 갖는 반도체 소자의 제조 방법은 게이트 전극을 구현하는 데 있어서 포토 레지스트 마스크 대신에 하드 마스크를 사용하여 추가적인 투자 없이 기존의 장비를 이용하여 구현할 수 있는 선폭을 갖는 제품을 구현하고, 제품별로 요구하는 선폭을 식각 공정을 이용하여 조절할 수 있어 공정의 확장성, 범용성 확대 및 라인의 생산성 극대화에도 크나큰 장점이 있다.Therefore, the method of manufacturing a semiconductor device having a fine line width according to the present invention implements a product having a line width that can be implemented using existing equipment without additional investment by using a hard mask instead of a photoresist mask in implementing a gate electrode. In addition, since the line width required for each product can be adjusted by using an etching process, there is a great advantage in the process scalability, expansion of versatility, and maximization of line productivity.
기체 상태의 HF의 선택적 습식 식각에 의해 게이트 하지막의 게이트 옥사이드를 보호하면서 상부의 하드 마스크를 선택적으로 제거하여 스페이서 형성 후 내화성 금속을 이용한 실리사이드 형성시 부분적으로 남아 있는 하드 마스크에 의해 실리사이드 형성이 되지 못했던 것을 방지할 수 있어 소자의 작동 속도를 향상시킬 수 있는 효과가 있다.The selective wet etching of HF in the gas phase protects the gate oxide of the gate underlayer, and selectively removes the upper hard mask to prevent silicide formation by partially remaining hard mask during silicide formation using refractory metal after spacer formation. Can be prevented to improve the operation speed of the device.
Claims (12)
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