KR20050007755A - 표준 3중 웰 씨모스 공정에서 구현된 수직형 바이폴라정션 트랜지스터를 전류 소오스로 사용하는 회로 - Google Patents

표준 3중 웰 씨모스 공정에서 구현된 수직형 바이폴라정션 트랜지스터를 전류 소오스로 사용하는 회로 Download PDF

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Abstract

본 발명은 표준 3중 웰 CMOS 공정에서 구현된 수직형 바이폴라 정션 트랜지스터를 이용하는 전압 제어 발진기, 차동 회로, 및 전류 미러 회로에 관한 것이다. 본 발명의 일실시예에 따르면, 전압 제어 발진기는 부성 저항 성분을 생성하기 위한 부성 저항 셀, 제어 전압에 의하여 임피던스를 가변시킴으로써 출력 신호의 주파수를 가변시키는 LC 탱크, 및 일정한 전류를 공급하기 위한 전류 소오스를 포함하되, 전류 소오스는 깊은 n웰을 가지는 표준 3중 웰 CMOS 공정에서 구현되고, 에미터는 CMOS 공정의 n+ 소스-드레인 확산영역에 의하여 형성되고, 베이스는 CMOS 공정의 p웰, p+ 소스-드레인 확산영역에 의하여 형성되며, 콜렉터는 CMOS 공정의 깊은 n웰, n웰 및 n+ 소스-드레인 확산영역에 의하여 형성되는 수직형 바이폴라 정션 트랜지스터로 구현된다. 또한, 본 발명의 다른 실시예에 따르면, 전압 제어 발진기의 부성 저항 셀, 각종 차동 회로의 전류 소오스, 또는 전류 미러 회로의 능동 소자를 수직형 바이폴라 정션 트랜지스터로 구현함으로써, 전체 회로의 위상 잡음 특성과 1/f 잡음 특성 및 소자간 정합 특성을 개선시키며 동작 전압의 여유(voltage head room)를 높일 수 있다.

Description

표준 3중 웰 씨모스 공정에서 구현된 수직형 바이폴라 정션 트랜지스터를 전류 소오스로 사용하는 회로{Circuit Using Vertical Bipolar Junction Transistor Available in Deep n-well CMOS Technology as a Current Source}
본 발명은 전자 회로에 관한 것으로서, 더욱 상세하게는 표준 3중 웰 CMOS 공정에서 구현된 수직형 바이폴라 정션 트랜지스터를 전류 소오스로 사용함으로써, 위상 잡음, 1/f 잡음 특성 및 CMRR (common-mode rejection ratio)이 우수한 전압 제어 발진기, 차동 회로, 및 전류 미러 회로에 관한 것이다.
CMOS 공정 기술의 발달로 인하여 실리콘 절연체 (silicon oxide)의 두께가 지속적으로 감소되고 있다. 이러한 절연체 두께의 감소로 인하여, CMOS 소자에 사용 가능한 전압 값이 낮아지고 있다. 또한, CMOS의 스케일이 작아지면서 (scale down) MOS 소자의 소자 부정합 (device mismatch) 및 1/f 잡음이 증가하고, MOS 소자의 출력 임피던스는 작아지고 있다.
반면, 전자 회로에 사용되는 전류 소오스는 설계자가 원하는 전류를 일정하게 공급하기 위한 것으로서, 출력 임피던스는 크고, 소자 부정합에 의한 공급 전류의 변동은 작아야 한다. 또한, 열적 잡음뿐만 아니라, 1/f 잡음이 작아 코어 회로(core circuit)에 미치는 영향이 작아야 하고, 코어 회로의 동작 전압의 범위에 제한을 많이 주지 않아야 한다. 이러한 특성들은 MOS 소자로 전류 소오스를 구현할 경우 만족하기 어렵다.
특히, MOS 소자로 구현된 전류 소오스를 차동 증폭기와 같은 회로 등에 사용할 경우, 전류 소오스 특성이 코어 회로 자체의 성능을 열화시킬 수 있기 때문에, 전류 소오스 설계 시 유의해야 한다.
한편, 한국 400MHz 대역의 특정 소출력 통신이나, 일본의 PDC (Personal Data Cellular)와 같은 통신 표준의 경우, 사용하는 주파수 대역폭이 10~수십kHz이므로, 국부 발진기 (Local Oscillator)는 적절한 통신 품질을 유지하기 위하여 낮은 오프셋 주파수에서 위상 잡음이 매우 작아야 한다. 뿐만 아니라, GSM과 같은 무선 이동 통신 시스템에서도 국부 발진기의 위상 잡음 특성이 우수해야 한다.
그러나, 현재 CMOS 국부 발진기의 대부분을 차지하는 전압 제어 발진기는 CMOS의 소자 특성에 기인한 위상 잡음으로 인하여 원하는 통신 품질을 맞추기 힘든 현실이다.
본 발명의 목적은 위상 잡음 특성이 우수한 전압 제어 발진기를 제공함에 있다.
본 발명의 다른 목적은 1/f 잡음 특성 및 CMRR 특성이 우수한 차동 회로를 제공함에 있다.
본 발명의 또 다른 목적은 1/f 잡음 특성과 정합 특성이 우수한 전류 미러 회로를 제공함에 있다.
본 발명의 또 다른 목적은 출력 저항이 크고 동작 전압의 여유가 큰 정전류 바이어스 회로를 제공함에 있다.
도 1은 표준 3중 웰 CMOS 공정에서 구현된 PMOS 트랜지스터, NMOS 트랜지스터 및 깊은 n웰 수직형 NPN 바이폴라 정션 트랜지스터를 도시한 단면도.
도 2a는 CMOS 공정에서 구현된 종래의 전압 제어 발진기를 도시한 회로도.
도 2b는 도 2a에 도시된 전압 제어 발진기에 있어서, 주파수에 따른 위상 잡음을 도시한 파형도.
도 3a는 본 발명의 일실시예에 따른 전압 제어 발진기를 도시한 회로도.
도 3b는 본 발명의 다른 실시예에 따른 전압 제어 발진기를 도시한 회로도.
도 3c는 본 발명의 다른 실시예에 따른 전압 제어 발진기를 도시한 회로도.
도 4a는 CMOS 공정에서 구현된 다른 형태의 전압 제어 발진기를 도시한 회로도.
도 4b는 본 발명의 다른 실시예에 따른 전압 제어 발진기를 도시한 회로도.
도 5는 CMOS 공정에서 구현된 전형적인 차동 회로를 도시한 회로도.
도 6은 CMOS 공정에서 구현된 종래의 차동 회로를 도시한 회로도.
도 7a는 본 발명의 일실시예에 따른 차동 회로를 도시한 회로도.
도 7b는 본 발명의 다른 실시예에 따른 차동 회로를 도시한 회로도.
도 8은 CMOS 공정에서 구현된 종래의 전류 미러 회로를 개략적으로 도시한 것.
도 9는 본 발명의 일실시예에 따른 전류 미러 회로를 도시한 회로도.
상기 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 전압 제어 발진기는, 부성 저항 성분을 생성하기 위한 부성 저항 셀, 부성 저항 셀 및 제1 전원 간에 접속되고, 제어 전압에 의하여 임피던스를 가변시킴으로써, 출력 신호의 주파수를 가변시키는 LC 탱크, 및 부성 저항 셀 및 제2 전원 간에 접속되고, 일정한 전류를 공급하기 위한 전류 소오스를 포함하되, 전류 소오스는 깊은 n웰을 가지는 표준 3중 웰 CMOS 공정에서 구현되며, 에미터는 CMOS 공정의 n+ 소스-드레인 확산영역에 의하여 형성되고, 베이스는 CMOS 공정의 p웰, p+ 소스-드레인 확산영역에 의하여 형성되며, 콜렉터는 CMOS 공정의 깊은 n웰, n웰 및 n+ 소스-드레인 확산영역에 의하여 형성되는 수직형 바이폴라 정션 트랜지스터로 구현된다.
본 발명의 일실시예에 따른 전압 제어 발진기에 있어서, 부성 저항 셀은 깊은 n웰을 가지는 표준 3중 웰 CMOS 공정에서 구현되며, 에미터는 CMOS 공정의 n+ 소스-드레인 확산영역에 의하여 형성되고, 베이스는 CMOS 공정의 p웰, p+ 소스-드레인 확산영역에 의하여 형성되며, 콜렉터는 CMOS 공정의 깊은 n웰, n웰 및 n+ 소스-드레인 확산영역에 의하여 각각 형성되는 제1 및 제2 수직형 바이폴라 정션 트랜지스터를 포함하되, 제1 및 제2 수직형 바이폴라 정션 트랜지스터는 서로 크로스 접속된다.
본 발명의 다른 실시예에 따른 전압 제어 발진기는, 부성 저항을 생성하기위한 부성 저항 셀, 부성 저항 셀 및 제1 전원 간에 접속되고, 제어 전압에 의하여 임피던스를 가변시킴으로써, 출력 신호의 주파수를 가변시키는 LC 탱크, 및 부성 저항 셀 및 제2 전원 간에 접속되고, 일정한 전류를 공급하기 위한 전류 소오스를 포함하되, 부성 저항 셀은 깊은 n웰을 가지는 표준 3중 웰 CMOS 공정에서 구현되며, 에미터는 CMOS 공정의 n+ 소스-드레인 확산영역에 의하여 형성되고, 베이스는 CMOS 공정의 p웰, p+ 소스-드레인 확산영역에 의하여 형성되며, 콜렉터는 CMOS 공정의 깊은 n웰, n웰 및 n+ 소스-드레인 확산영역에 의하여 형성되는 제1 및 제2 수직형 바이폴라 정션 트랜지스터를 포함하되, 제1 및 제2 수직형 바이폴라 정션 트랜지스터는 서로 크로스 접속된다.
본 발명의 일실시예에 따른 차동 회로는, 제1 단자, 제2 단자, 및 제3 단자를 각각 구비하고, 제1 단자에 인가되는 입력 전압의 크기에 기초하여 제2 단자로부터 제3 단자로 흐르는 전류의 크기 및 방향이 가변되는 제1 및 제2 능동 소자, 제1 및 제2 능동 소자의 제2 단자 및 제1 전원간에 접속되는 부하 임피던스, 및 제1 및 제2 능동 소자의 제3 단자 및 제2 전원 간에 접속되어, 제1 및 제2 능동 소자에 일정 전류를 공급하기 위한 전류 소오스를 포함하되, 전류 소오스는 깊은 n웰을 가지는 표준 3중 웰 CMOS 공정에서 구현되며, 에미터는 CMOS 공정의 n+ 소스-드레인 확산영역에 의하여 형성되고, 베이스는 CMOS 공정의 p웰, p+ 소스-드레인 확산영역에 의하여 형성되며, 콜렉터는 CMOS 공정의 깊은 n웰, n웰 및 n+ 소스-드레인 확산영역에 의하여 형성되는 수직형 바이폴라 정션 트랜지스터로 구현된다.
본 발명의 일실시예에 따른 차동 회로에 있어서, 제1 및 제2 능동 소자는 깊은 n웰을 가지는 표준 3중 웰 CMOS 공정에서 구현되고, 제1 단자는 CMOS 공정의 p웰, p+ 소스-드레인 확산영역에 의하여 형성되며, 제2 단자는 CMOS 공정의 깊은 n웰, n웰 및 n+ 소스-드레인 확산영역에 의하여 형성되고, 제3 단자는 CMOS 공정의 n+ 소스-드레인 확산영역에 의하여 형성된다.
본 발명의 일실시예에 따르면, 코어 회로에 전류를 공급하거나, 또는 코어 회로에 흐르는 전류를 검출하기 위한 전자 회로에 있어서, 제1 단자, 제2 단자, 및 제3 단자를 각각 구비하고, 제1 단자에 인가되는 입력 전압의 크기에 기초하여 제2 단자로부터 제3 단자로 흐르는 전류의 크기 및 방향이 가변되며, 제1 단자 및 제2 단자는 서로 접속되고, 제3 단자는 제2 전원에 접속되는 제1 능동 소자, 제1 능동 소자의 제1 단자에 접속되는 제1 단자, 코어 회로에 접속되는 제2 단자, 및 제3 단자를 구비하고, 제1 단자에 인가되는 입력 전압의 크기에 기초하여 제2 단자로부터 제3 단자로 흐르는 전류의 크기 및 방향이 가변되며, 제3 단자는 제2 전원에 접속되는 제2 능동 소자, 및 제1 능동 소자의 제2 단자에 일정 전류를 공급하기 위한 전류 소오스를 포함하되, 제1 및 제2 능동 소자는 깊은 n웰을 가지는 표준 3중 웰 CMOS 공정에서 구현되고, 제1 단자는 CMOS 공정의 p웰, p+ 소스-드레인 확산영역에 의하여 형성되고, 제2 단자는 CMOS 공정의 깊은 n웰, n웰 및 n+ 소스-드레인 확산영역에 의하여 형성되며, 제3 단자는 CMOS 공정의 n+ 소스-드레인 확산영역에 의하여 형성된다.
본 발명의 일실시예에 따른 전자 회로에 있어서, 제1 및 제2 능동 소자의 제3 단자와 제2 전원 간에 각각 접속된 임피던스를 더 포함한다.
이하, 본 발명의 일실시예를 도면을 참조하여 상세히 설명한다.
1. 표준 3중 웰 CMOS 공정에서 구현된 수직형 바이폴라 정션 트랜지스터
도 1은 표준 3중 웰 CMOS 공정에서 구현된 PMOS 트랜지스터, NMOS 트랜지스터, 및 깊은 n웰 수직형 NPN 바이폴라 정션 트랜지스터를 도시한 단면도이다.
표준 3중 웰 CMOS 공정, 이 공정으로 구현되는 PMOS 트랜지스터, 및 NMOS 트랜지스터에 대해서는 당업계에 널리 알려져 있으므로 자세한 설명은 생략하기로 한다.
도 1에 도시된 바와 같이, 깊은 n웰을 갖는 3중 웰 CMOS 공정으로 성능이 우수한 수직형 바이폴라 정션 트랜지스터를 구현할 수 있다. CMOS 공정의 n+ 소스-드레인 확산 영역(source-drain diffusion:101)은 에미터를 형성하고, p웰(103) 및 p+ 콘택트(contact:105, 107)는 베이스를 형성하며, 깊은 n웰(109), n웰(111, 113) 및 n+ 소스-드레인 확산 영역(115, 117)은 콜렉터를 형성한다. 깊은 n웰 CMOS 공정을 이용하여 구현된 수직형 바이폴라 정션 트랜지스터는 수 GHz 회로에 사용이 충분할 정도의 높은 고주파 성능을 가지고 있을 뿐 더러, 소자간의 격리도 되어 있어 고속 집적 회로에의 적용이 가능하다. 또한, 바이폴라 정션 트랜지스터의 본연의 특성으로 인하여 1/f 잡음이 MOS 트랜지스터에 비하여 매우 적고, 소자간 정합 특성도 좋아 각종 아날로그 신호 처리 회로에 유용하다. 깊은 n웰(109)의 농도가 높을수록, p웰(103)의 깊이가 얕을수록, CMOS의 설계 규칙(design rule)이 작아질수록 그 성능이 우수해진다.
본 발명에 따르면, 도 1에 도시된 수직형 NPN 바이폴라 정션 트랜지스터를저 주파수 영역에서 위상 잡음 특성이 중요한 회로에 전류 소오스 트랜지스터로 사용함으로써, 전체 회로의 위상 잡음을 개선시키고, 소자 부정합에 의한 공급 전류의 변동을 저감시킨다.
이하에서는 본 발명의 개념이 최적으로 적용된 전압 제어 발진기, 차동 회로, 및 전류 미러 회로에 대하여 각각 설명한다. 그러나, 본 발명의 개념이 이하의 특정 회로에 국한되는 것은 아니며, 위상 잡음 및 1/f 잡음이 문제가 되는 모든 회로에 적용될 수 있음은 당업자에게 자명하다.
2. 본 발명의 일실시예에 따른 전압 제어 발진기
도 2a는 CMOS 공정에서 구현된 종래의 전압 제어 발진기를 도시한 회로도이다.
도 2a에 도시된 바와 같이, 종래의 전압 제어 발진기는 전류 소오스 트랜지스터 MN23, 제1 및 제2 부성 저항 셀(201, 205), 및 LC 탱크(203)를 포함한다.
전류 소오스 트랜지스터 MN23는 제1 부성 저항 셀(201) 및 접지 간에 접속되고, 게이트에 인가되는 바이어스 전압에 의하여 드레인으로부터 소오스로 일정 전류를 도통시킴으로써, 전압 제어 발진기에 바이어스 전류를 제공한다.
제1 및 제2 부성 저항 셀(201, 205)은 전압 제어 발진기의 부성 저항(negative resistance)을 생성하기 위한 것으로서, 도 2a에 도시된 바와 같이, 제1 부성 저항 셀(201)은 크로스 접속된(cross-coupled) 제1 및 제2 NMOS 트랜지스터 MN21, MN22를 포함하고, 제2 부성 저항 셀(205)은 크로스 접속된 제1 및 제2 PMOS 트랜지스터 MP21, MP22를 포함한다.
LC 탱크(203)는 제1 및 제2 부성 저항 셀(201, 205) 간에 접속되고, 병렬 접속된 인덕터 L21 및 버랙터 C21를 포함한다. 버랙터 C21는 당업계에 잘 알려진 바와 같이, 인가되는 전압에 의하여 그 커패시턴스 값이 가변되는 소자이고, 버랙터 C21의 커패시턴스 값의 변화에 의하여, 전압 제어 발진기의 출력 주파수가 가변된다.
도 2a에 도시된 바와 같이, 종래의 CMOS 공정에서 구현된 전압 제어 발진기의 경우, 제1 및 제2 부성 저항 셀(201, 205)에 사용되는 트랜지스터 MN21, MN22, MP21, MP22 및 전류 소오스 트랜지스터 MN23는 모두 MOS 소자로 구현되었다.
도 2b는 도 2a에 도시된 전압 제어 발진기에 있어서, 주파수에 따른 위상 잡음을 도시한 파형도이다.
도 2b에 도시된 바와 같이, 저 주파 영역에서 1/f 잡음이 지배적이고, 이러한 1/f 잡음은 부성 저항 셀(201, 205), 및 전류 소오스 트랜지스터 MN23의 MOS 소자 특성에 의하여 발생되는 것으로 관찰되었다.
따라서, 본 발명에 따른 전압 제어 발진기는 부성 저항 셀(201, 205) 및/또는 전류 소오스 트랜지스터 MN23로서 표준 3중 웰 CMOS 공정에서 구현된 수직형 바이폴라 정션 트랜지스터를 사용함으로써, 저 주파 영역에서의 위상 잡음을 현격히 감소시킬 수 있다.
이하, 본 발명의 일실시예에 따른 전압 제어 발진기를 보다 구체적으로 설명한다.
도 3a는 본 발명의 일실시예에 따른 전압 제어 발진기를 도시한 회로도이다.
도 3a에 도시된 바와 같이, 본 발명의 일실시예에 따른 전압 제어 발진기는 전류 소오스 트랜지스터로서 표준 3중 웰 CMOS 공정에서 구현된 수직형 NPN 바이폴라 정션 트랜지스터 BN31를 사용한다.
NPN 바이폴라 정션 트랜지스터 BN31의 베이스에는 일정한 바이어스 전압이 인가되게 되고, 이에 의하여 NPN 바이폴라 정션 트랜지스터 BN31는 콜렉터에서 에미터로 일정 전류를 도통시킴으로써, 바이어스 전류를 제공한다.
도 3b 및 도 3c는 본 발명의 다른 실시예에 따른 전압 제어 발진기를 도시한 것으로서, 도 3b는 제1 부성 저항 셀(301)을 수직형 NPN 바이폴라 정션 트랜지스터를 이용하여 구현한 것을 도시한 것이고, 도 3c는 제1 부성 저항 셀(301) 및 전류 소오스 트랜지스터를 수직형 NPN 바이폴라 정션 트랜지스터를 이용하여 구현한 것을 도시한 것이다.
도 3b 및 도 3c에서, 제2 부성 저항 셀(305)은 PMOS 트랜지스터로 구현된 것으로 도시하였으나, 표준 3중 웰 CMOS 공정에서 구현된 수직형 PNP 바이폴라 정션 트랜지스터를 이용하여 구현할 수 있음은 물론이다.
도 3a 내지 도 3c에 도시된 바와 같이, 전류 소오스 트랜지스터 및/또는 부성 저항 셀에 사용되는 트랜지스터로서 수직형 NPN 트랜지스터를 사용함으로써, MOS 소자의 1/f 잡음으로 인한 저 주파수 영역에의 위상 잡음을 현격히 감소시킬 수 있다.
또한, 바이폴라 정션 트랜지스터는 포화 영역 전압이 낮으므로, LC 탱크 양단에서 스윙할 수 있는 전압 여유(voltage headroom)가 기존 CMOS를 이용한 부성저항 셀 또는 전류 소오스에서보다 커지게 된다. 따라서, 상대적으로 자기 신호의 크기를 크게 할 수 있어, 전체 주파수 영역에서 위상 잡음 지수를 개선할 수 있다.
도 3a 내지 도 3c에서는 도 2a에 도시된 전압 제어 발진기에 본 발명의 개념을 적용하여 구현한 것이고, 본 발명의 범위가 상기 도 3a 내지 도 3c에 도시된 특정 회로에 한정되는 것은 아니다. 즉, 전압 제어 발진기를 도 4a에 도시된 바와 같이 구현할 수 있으며, 이 경우에, 바이어스 전류 소오스 IBIAS를 수직형 NPN 트랜지스터로 구현함으로써, 전압 제어 발진기의 위상 잡음 특성을 개선할 수 있다. 나아가, 도 4b에 도시된 바와 같이, 부성 저항 셀(401)을 형성하는 제1 및 제2 NMOS 트랜지스터 MN41, MN42로서 수직형 NPN 트랜지스터를 사용함으로써, 전압 제어 발진기의 성능을 더욱 개선시킬 수 있다.
3. 본 발명의 일실시예에 따른 차동 회로
도 5는 CMOS 공정에서 구현된 전형적인 차동 회로를 도시한 것이다.
도 5에 도시된 차동 회로는, 믹서, 차동 중간 주파수/기저 대역(IF/baseband) 증폭기, 차동 전력 증폭기, 차동 연산 증폭기 (differential operational amplifier), 차동 비교기 (comparator), 차동 VGA/AGC (Variable gain amplifier/automatic gain control) 등의 회로에 응용되어 사용될 수 있다.
도 5에 도시된 바와 같이, 종래의 차동 회로는 제1 및 제2 NMOS 트랜지스터 MN51, MN52, 부하 임피던스(Load: 501), 및 바이어스 전류 소오스 IBIAS를 포함한다.
이하, 이들 구성간의 연결관계에 대하여 설명한다.
제1 및 제2 NMOS 트랜지스터 MN51, MN52의 게이트는 각각 + 및 - 입력단 IN+, IN-을 형성하고, 드레인은 부하 임피던스(501)에 접속된다. 또한, 제1 및 제2 NMOS 트랜지스터 MN51, MN52의 소오스는 서로 접속되어 바이어스 전류 소오스 IBIAS에 접속된다.
상기와 같은 차동 회로를 CMOS 공정에서 구현하는 경우, 도 6에 도시된 바와 같이, 바이어스 전류 소오스 IBIAS는 MOS 소자로 구현되었다.
즉, 도 6에 도시된 바와 같이, 제3 NMOS 트랜지스터 MN63가 제1 및 제2 NMOS 트랜지스터 MN61, MN62의 소오스의 접속점 및 접지간에 접속되고, 게이트에는 일정한 바이어스 전압이 인가됨으로써, 차동 회로에 바이어스 전류를 제공한다.
그러나, 바이어스 전류 소오스 IBIAS를 MOS 소자를 이용하여 구현할 경우, MOS 소자는 일반적으로 포화 전압 (saturation voltage) Vc이 크기 때문에, 전압 여유가 작아지게 되어 저전압 회로에 불리하다.
또한, 1/f 잡음이 커서 코어 회로의 잡음 특성을 열화시키고, 소자 부정합에 의한 전류 변화가 발생되기 쉽다. 나아가, 차동 회로에서 중요한 특성 중의 하나인 CMRR (common-mode rejection ratio)은 전류 소오스의 출력 임피던스에 영향을 받게 되는데, CMOS 공정의 스케일이 작아질수록(scale down) MOSFET의 출력 임피던스는 작아진다. 따라서, 도 6의 MOS 전류 소오스는 우수한 전류 소오스 특성을 갖기 어렵다.
따라서, 전류 소오스 트랜지스터로서 표준 3중 웰 CMOS 공정에서 구현된 수직형 NPN 트랜지스터를 사용하면, 우수한 성능의 차동 회로를 구현할 수 있다.
도 7a는 본 발명의 일실시예에 따른 차동 회로를 도시한 것이다.
도 7a에 도시된 바와 같이, 본 발명의 일실시예에 따른 차동 회로는 전류 소오스로서 수직형 바이폴라 정션 트랜지스터를 사용한다.
수직형 NPN 소자를 전류 소오스로 사용하게 되면, 도 6의 NMOS 소자 보다 포화 전압 Vc이 작아져서 저전압 회로에 유리하고, 1/f 잡음이 작아, 코어 회로의 잡음 특성을 열화시키지 않는다. 또한, 소자간의 부정합 특성도 우수하기 때문에, 소자의 부정합에 따른 전류 변화가 MOS 소자를 사용한 경우에 비하여 훨씬 작아지게 된다. 나아가, 출력 임피던스가 크기 때문에 CMRR이 중요한 차동 회로에 있어서 우수한 전류원으로 사용될 수 있다. 실험 결과, 0.18m CMOS 공정에서는 수직형 NPN의 출력 임피던스가 MOSFET의 출력 임피던스에 비하여 대략 수배~ 10배 정도 크게 측정되었다.
도 7a에서는 전류 소오스만을 수직형 NPN을 이용하여 구현한 경우를 도시하고 있으나, 도 7b에 도시된 바와 같이, 신호의 입력단에 사용되는 트랜지스터 BN71, BN72를 수직형 NPN으로 구현할 수 있다. 이 경우, 차동 회로의 1/f 잡음 특성과 트랜지스터 BN71, BN72의 정합 특성이 좋아 오프셋 특성이 개선된다.
4. 본 발명의 일실시예에 따른 전류 미러 회로
도 8은 MOS 소자를 이용하여 구현된 종래의 전류 미러 회로를 개략적으로 도시한 것이다.
도 8에 도시된 전류 미러 회로는 코어 회로에 흐르는 전류를 검출하거나, 또는 코어 회로에 일정한 전류를 공급하기 위하여 사용될 수 있으나, 이하에서는 설명의 편의상 '전류 미러 회로'라 한다.
도 8에 도시된 바와 같이, 종래의 전류 미러 회로는 제1 및 제2 NMOS 트랜지스터 MN81, MN82, 바이어스 전류 소오스 IB, 코어 회로(801), 및 제1 및 제2 임피던스(802, 803)으로 구성된다.
이하, 이들 구성간의 연결관계를 설명한다.
제1 NMOS 트랜지스터 MN81의 드레인은 바이어스 전류 소오스 IB에 접속되고, 게이트는 제2 NMOS 트랜지스터 MN82의 게이트와 접속된다. 또한, 제1 NMOS 트랜지스터 MN81의 드레인 및 게이트는 서로 접속되어 있다.
제2 NMOS 트랜지스터 MN82의 드레인은 코어 회로(801)에 접속되어, 코어 회로(801)에 전류를 공급한다.
제1 및 제2 부하 임피던스(802, 803)는 각각 제1 및 제2 NMOS 트랜지스터 MN81, MN82의 소오스 및 접지간에 접속되어 있다.
이와 같은 전류 미러 회로에 있어서, 제1 및 제2 부하 임피던스(802, 803)의 임피던스가 0이라고 가정할 때, 제1 및 제2 NMOS 트랜지스터 MN81, MN82의 사이즈의 비를 A라 하면, 코어 회로(801)에는 A X IB에 해당하는 전류가 흐르게 된다.
도 8에 도시된 바와 같이, 전류 미러 회로를 CMOS 공정에서 구현하는 경우, 제1 및 제2 트랜지스터는 모두 MOS 소자로 구현된다. 이 경우, 상기 설명한 바와 같이, MOS 소자의 특성으로 인한 1/f 잡음, 소자 부정합에 따른 전류 변화, 및CMRR이 저하되는 문제 등이 발생되었다.
도 9는 본 발명의 일실시예에 따른 전류 미러 회로를 도시한 것이다.
도 9에 도시된 바와 같이, 본 발명의 일실시예에 따른 전류 미러 회로는 제1 및 제2 트랜지스터 BN91, BN92, 전류 소오스 IB, 및 코어 회로(901)를 포함한다.
본 발명에 따르면, 상기 제1 및 제2 트랜지스터 BN91, BN92로서 표준 3중 웰 CMOS 공정에서 구현된 수직형 바이폴라 정션 트랜지스터를 사용한다. 즉, CMOS 공정에서 구현되는 전류 미러 회로에 있어서, 제1 및 제2 트랜지스터 BN91, BN92를 수직형 바이폴라 정션 트랜지스터로 구현함으로써, 전체 회로의 1/f 잡음, 소자 정합 특성, 및 CMRR 그리고 전압 여유 등의 특성을 개선할 수 있다.
또한, 본 발명의 일실시예에 따르면, 제1 및 제2 트랜지스터 BN91, BN92의 소오스 및 접지간에 접속되는 제1 및 제2 임피던스(902, 903)를 포함할 수 있다. 이 경우, 제1 및 제2 임피던스(902, 903)를 더 포함함으로써, 전류 미러 회로의 출력 임피던스를 증가시킬 수 있다.
본 발명에 따르면, 전압 제어 발진기의 바이어스 전류 소오스를 표준 3중 웰 CMOS 공정에서 구현된 수직형 바이폴라 정션 트랜지스터로 구현함으로써, 저 주파수 영역에서 위상 잡음 특성을 개선할 수 있다. 그리고 부성 저항 셀을 수직형 바이폴라 정션 트랜지스터로 구현함으로써 위상 잡음 특성을 개선할 수 있다.
또한, CMOS 공정에서 구현되는 차동 회로의 바이어스 전류 소오스를 수직형바이폴라 정션 트랜지스터로 구현함으로써, 1/f 잡음 특성 및 CMRR 특성을 개선할 수 있고 전류 소오스에 필요한 포화 전압을 낮추어 큰 전압 여유를 얻을 수 있음으로서 저전압 설계에 매우 유리하다.
나아가, 전류 미러 회로에 사용되는 트랜지스터를 수직형 바이폴라 정션 트랜지스터로 구현함으로써, 1/f 잡음 특성과 출력 저항을 개선할 수 있다.

Claims (7)

  1. 인가되는 제어 전압에 위하여 출력 신호의 주파수를 변화시키는 전압 제어 발진기에 있어서,
    상기 전압 제어 발진기의 부성 저항 성분을 생성하기 위한 부성 저항 셀,
    상기 부성 저항 셀 및 제1 전원 간에 접속되고, 상기 제어 전압에 의하여 임피던스를 가변시킴으로써, 출력 신호의 주파수를 가변시키는 LC 탱크, 및
    상기 부성 저항 셀 및 제2 전원 간에 접속되고, 일정한 전류를 공급하기 위한 전류 소오스
    를 포함하되,
    상기 전류 소오스는 깊은 n웰을 가지는 표준 3중 웰 CMOS 공정에서 구현되고, 에미터는 상기 CMOS 공정의 n+ 소스-드레인 확산영역에 의하여 형성되고, 베이스는 상기 CMOS 공정의 p웰, p+ 소스-드레인 확산영역에 의하여 형성되며, 콜렉터는 상기 CMOS 공정의 깊은 n웰, n웰 및 n+ 소스-드레인 확산영역에 의하여 형성되는 수직형 바이폴라 정션 트랜지스터로 구현되는
    전압 제어 발진기.
  2. 제1항에 있어서,
    상기 부성 저항 셀은 깊은 n웰을 가지는 표준 3중 웰 CMOS 공정에서 구현되고, 에미터는 상기 CMOS 공정의 n+ 소스-드레인 확산영역에 의하여 형성되고, 베이스는 상기 CMOS 공정의 p웰, p+ 소스-드레인 확산영역에 의하여 형성되며, 콜렉터는 상기 CMOS 공정의 깊은 n웰, n웰 및 n+ 소스-드레인 확산영역에 의하여 각각 형성되는 제1 및 제2 수직형 바이폴라 정션 트랜지스터를 포함하되, 상기 제1 및 제2 수직형 바이폴라 정션 트랜지스터는 서로 크로스 접속된
    전압 제어 발진기.
  3. 인가되는 제어 전압에 위하여 출력 신호의 주파수를 변화시키는 전압 제어 발진기에 있어서,
    상기 전압 제어 발진기의 부성 저항을 생성하기 위한 부성 저항 셀,
    상기 부성 저항 셀 및 제1 전원 간에 접속되고, 상기 제어 전압에 의하여 임피던스를 가변시킴으로써, 출력 신호의 주파수를 가변시키는 LC 탱크, 및
    상기 부성 저항 셀 및 제2 전원 간에 접속되고, 일정한 전류를 공급하기 위한 전류 소오스
    를 포함하되,
    상기 부성 저항 셀은 깊은 n웰을 가지는 표준 3중 웰 CMOS 공정에서 구현되고, 에미터는 상기 CMOS 공정의 n+ 소스-드레인 확산영역에 의하여 형성되고, 베이스는 상기 CMOS 공정의 p웰, p+ 소스-드레인 확산영역에 의하여 형성되고, 콜렉터는 상기 CMOS 공정의 깊은 n웰, n웰 및 n+ 소스-드레인 확산영역에 의하여 형성되는 제1 및 제2 수직형 바이폴라 정션 트랜지스터를 포함하되, 상기 제1 및 제2 수직형 바이폴라 정션 트랜지스터는 서로 크로스 접속된
    전압 제어 발진기.
  4. 제1 단자, 제2 단자, 및 제3 단자를 각각 구비하고, 상기 제1 단자에 인가되는 입력 전압의 크기에 기초하여 상기 제2 단자로부터 상기 제3 단자로 흐르는 전류의 크기 및 방향이 가변되는 제1 및 제2 능동 소자,
    상기 제1 및 제2 능동 소자의 상기 제2 단자 및 제1 전원간에 접속되는 부하 임피던스, 및
    상기 제1 및 제2 능동 소자의 상기 제3 단자 및 제2 전원 간에 접속되어, 상기 제1 및 제2 능동 소자에 일정 전류를 공급하기 위한 전류 소오스
    를 포함하되,
    상기 전류 소오스는 깊은 n웰을 가지는 표준 3중 웰 CMOS 공정에서 구현되고, 에미터는 상기 CMOS 공정의 n+ 소스-드레인 확산영역에 의하여 형성되고, 베이스는 상기 CMOS 공정의 p웰, p+ 소스-드레인 확산영역에 의하여 형성되며, 콜렉터는 상기 CMOS 공정의 깊은 n웰, n웰 및 n+ 소스-드레인 확산영역에 의하여 형성되는 수직형 바이폴라 정션 트랜지스터로 구현되는
    차동 회로.
  5. 제4항에 있어서,
    상기 제1 및 제2 능동 소자는 깊은 n웰을 가지는 표준 3중 웰 CMOS 공정에서 구현되고, 상기 제1 단자는 상기 CMOS 공정의 p웰, p+ 소스-드레인 확산영역에 의하여 형성되고, 상기 제2 단자는 상기 CMOS 공정의 깊은 n웰, n웰 및 n+ 소스-드레인 확산영역에 의하여 형성되며, 상기 제3 단자는 상기 CMOS 공정의 n+ 소스-드레인 확산영역에 의하여 형성되는
    차동 회로.
  6. 코어 회로에 전류를 공급하거나, 코어 회로에 흐르는 전류를 검출하기 위한 전자 회로에 있어서,
    제1 단자, 제2 단자, 및 제3 단자를 각각 구비하고, 상기 제1 단자에 인가되는 입력 전압의 크기에 기초하여 상기 제2 단자로부터 상기 제3 단자로 흐르는 전류의 크기 및 방향이 가변되며, 상기 제1 단자 및 제2 단자는 서로 접속되고, 상기 제3 단자는 제2 전원에 접속되는 제1 능동 소자,
    상기 제1 능동 소자의 상기 제1 단자에 접속되는 제1 단자, 상기 코어 회로에 접속되는 제2 단자, 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 입력 전압의 크기에 기초하여 상기 제2 단자로부터 상기 제3 단자로 흐르는 전류의 크기 및 방향이 가변되며, 상기 제3 단자는 상기 제2 전원에 접속되는 제2 능동 소자, 및
    상기 제1 능동 소자의 상기 제2 단자에 일정 전류를 공급하기 위한 전류 소오스
    를 포함하되,
    상기 제1 및 제2 능동 소자는 깊은 n웰을 가지는 표준 3중 웰 CMOS 공정에서구현되고, 상기 제1 단자는 상기 CMOS 공정의 p웰, p+ 소스-드레인 확산영역에 의하여 형성되고, 상기 제2 단자는 상기 CMOS 공정의 깊은 n웰, n웰 및 n+ 소스-드레인 확산영역에 의하여 형성되며, 상기 제3 단자는 상기 CMOS 공정의 n+ 소스-드레인 확산영역에 의하여 형성되는
    전자 회로.
  7. 제6항에 있어서,
    상기 제1 및 제2 능동 소자의 상기 제3 단자와 상기 제2 전원 간에 각각 접속된 임피던스를 더 포함하는 전자 회로.
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