KR20050005965A - Dummy pattern in semiconductor device and method for manufacturing the same - Google Patents
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Abstract
Description
본 발명은 더미 패턴 및 그 제조방법에 관한 것으로, 보다 구체적으로 HDP 방식의 산화막을 사용하는 MIM형 캐패시터 구조에서, 상기 산화막 연마 시 연마 베리어로 작용하는 반도체 소자의 더미 패턴 및 그 제조 방법에 관한 것이다.The present invention relates to a dummy pattern and a manufacturing method thereof, and more particularly, to a dummy pattern of a semiconductor device acting as a polishing barrier when polishing the oxide film in a MIM type capacitor structure using an HDP type oxide film, and a method of manufacturing the same. .
일반적으로 캐패시터가 PIP(Poly Insulator Poly) 구조일 경우에는 상부전극 및 하부전극을 도전성 폴리 실리콘으로 사용하기 때문에 상부전극/하부전극과 유전체박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 커패시터의 크기가 줄어들게 되는 단점이 있다.In general, when the capacitor is a PIP (Poly Insulator Poly) structure, since the upper electrode and the lower electrode are used as the conductive polysilicon, an oxidation reaction occurs at the interface between the upper electrode / lower electrode and the dielectric thin film to form a natural oxide film, thereby forming the total capacitor There is a disadvantage that is reduced.
이를 해결하기 위해 커패시터의 구조를 MIS(Metal Insulator Silicon) 내지 MIM(Metal Insulator Metal)로 변경하게 되었는데, 그 중에서 MIM형 커패시터는 비저항이 작고 내부에 공핍에 의한 기생커패시턴스가 없기 때문에 고성능 반도체 장치에 주로 이용되고 있다.To solve this problem, the structure of the capacitor was changed from MIS (Metal Insulator Silicon) to MIM (Metal Insulator Metal). Among them, the MIM type capacitor is mainly used in high-performance semiconductor devices because of its low resistivity and no parasitic capacitance caused by depletion. It is used.
이러한 MIM형 캐패시터는 기판의 셀영역에 형성하며, 이와 동시에 페리영역에는 더미 금속패턴을 형성한다. 그리고 상기 MIM형 캐패시터 및 더미 금속패턴 구조는 그 위에 HDP방식의 산화막을 증착 및 씨엠피 공정을 진행시켜 평탄화시킨다. 이때, 상기 MIM형 캐패시터 및 더미 금속패턴은 패턴 밀도가 낮기 때문에 이 후의 산화막 씨엠피 공정에서 서로 다른 식각선택비를 나타냄으로써, 로딩 효과(loading effect)가 발생되어 식각 제어에 어려움이 따른다. 따라서, 산화막을 형성하기 이전에 MIM형 캐패시터/더미 금속패턴 위에 별도의 더미 패턴을 형성시키고, 씨엠피 공정 시 상기 더미 패턴을 베리어로 사용한다.The MIM capacitor is formed in the cell region of the substrate, and at the same time, a dummy metal pattern is formed in the ferry region. In addition, the MIM type capacitor and the dummy metal pattern structure are planarized by depositing an HDP type oxide film and performing a CMP process thereon. In this case, since the MIM type capacitor and the dummy metal pattern have low pattern density, different etching selectivity ratios are shown in the subsequent oxide CMP process, so that a loading effect occurs and thus difficulty in etching control. Therefore, before forming the oxide layer, a separate dummy pattern is formed on the MIM type capacitor / dummy metal pattern, and the dummy pattern is used as a barrier during the CMP process.
도 1은 종래 기술에 따른 반도체 소자의 더미 패턴을 설명하기 위한 것으로서, 셀영역 및 페리영역에 형성된 더미 패턴을 보인 평면도이다.1 is a view illustrating a dummy pattern of a semiconductor device according to the related art, and is a plan view showing a dummy pattern formed in a cell region and a ferry region.
또한, 도 2는 도 1에서 페리영역에 형성된 더미 패턴만을 보인 부분확대도이다.2 is a partially enlarged view showing only a dummy pattern formed in the ferry region in FIG. 1.
종래 기술에 따른 반도체 소자의 더미 패턴은, 도 1 및 도 2에 도시된 바와 같이, 셀영역의 MIM형 캐패시터 및 페리영역의 더미 금속패턴 위에 각각 형성되며, 사각 형상으로 패터닝되어 있다. 여기서, 셀영역의 MIM캐패시터 위에 형성된 더미 패턴을 도면부호 5a로 나타내고, 페리영역의 더미 금속 패턴 위에 형성된 더미 패턴을 도면부호 5b로 나타내었다.As shown in FIGS. 1 and 2, the dummy pattern of the semiconductor device according to the related art is formed on the MIM capacitor of the cell region and the dummy metal pattern of the ferry region, respectively, and is patterned in a square shape. Here, the dummy pattern formed on the MIM capacitor of the cell region is denoted by reference numeral 5a, and the dummy pattern formed on the dummy metal pattern of the ferry region is denoted by reference numeral 5b.
또한, 상기 페리영역의 더미 금속패턴 위에 형성된 더미 패턴(5b)는 셀영역의 MIM형 캐패시터 위에 형성된 금속 패턴(5a)에 비해 상대적으로 패턴 폭이 크다.In addition, the dummy pattern 5b formed on the dummy metal pattern of the ferry region has a larger pattern width than the metal pattern 5a formed on the MIM capacitor of the cell region.
도 3a 내지 도 3c는 종래 기술에 따른 MIM형 캐패시터의 더미 패턴 제조방법을 설명하기 위한 제조공정도이다.3A to 3C are manufacturing process diagrams for explaining a dummy pattern manufacturing method of a MIM capacitor according to the prior art.
종래 기술에 따른 반도체 소자의 더미패턴 제조 방법은, 도 3a에 도시된 바와 같이, 먼저 셀영역 및 페리영역이 정의된 반도체 기판(1)을 제공한다. 이어, 상기 기판(1)의 셀영역에는 MIM구조의 캐패시터(2)를 형성하고, 이와 동시에 페리영역에는 더미 금속패턴(3)을 형성한다.In the method of manufacturing a dummy pattern of a semiconductor device according to the prior art, as shown in FIG. 3A, first, a semiconductor substrate 1 in which a cell region and a ferry region are defined is provided. Subsequently, a capacitor 2 having a MIM structure is formed in the cell region of the substrate 1, and at the same time, a dummy metal pattern 3 is formed in the ferry region.
그런 다음, 상기 구조 위에 금속막(미도시)을 증착한 다음, 금속막을 선택 식각하여 상기 셀영역의 MIM형 캐패시터(2)와 페리영역의 더미 금속패턴(3)을 덮는 각각의 더미 패턴들(5a)(5b)을 형성한다. 이때, 상기 더미 패턴들(5a)(5b)은, 도 1에 도시된 바와 같이, 사각 형상으로 패터닝한다. 한편, 도 2에 도시된 바와 같이, 페리영역의 더미 패턴(5b)은 셀영역의 더미 패턴(5a)에 비해 패턴 폭을 작게 패터닝한다.Then, a metal film (not shown) is deposited on the structure, and then the metal film is selectively etched to cover each dummy pattern (2) covering the MIM capacitor (2) in the cell region and the dummy metal pattern (3) in the ferry region ( 5a) and 5b are formed. In this case, the dummy patterns 5a and 5b are patterned in a rectangular shape, as shown in FIG. 1. On the other hand, as shown in FIG. 2, the dummy pattern 5b of the ferry region is patterned to have a smaller pattern width than the dummy pattern 5a of the cell region.
여기에서, 상기 MIM캐패시터(2) 및 더미 금속패턴(3)은 패턴의 밀도가 보통 1%미만으로서, 패턴 밀도가 매우 낮기 때문에 이 후의 공정에서 평탄화를 목적으로 산화막 씨엠피 공정을 진행할 경우, 패턴 밀도의 영향으로 인해 로딩 효과가 발생되므로 식각 공정 제어가 어렵다. 따라서, MIM 캐패시터/더미 금속 패턴 및 이 후의 공정에서 형성될 산화막 사이에 별도의 더미 패턴을 형성해야 한다.Here, the MIM capacitor 2 and the dummy metal pattern 3 have a pattern density of usually less than 1%, and since the pattern density is very low, when the oxide film CMP process is performed for the purpose of planarization in a subsequent process, the pattern The loading effect is caused by the influence of density, which makes it difficult to control the etching process. Therefore, a separate dummy pattern must be formed between the MIM capacitor / dummy metal pattern and the oxide film to be formed in a subsequent process.
따라서, 도 3b에 도시된 바와 같이, 상기 더미 패턴들(5a)(5b)을 포함한 기판 전면에 HDP(High Density Plasma)방식으로 산화막(6)을 형성한다.Therefore, as shown in FIG. 3B, the oxide layer 6 is formed on the entire surface of the substrate including the dummy patterns 5a and 5b by the HDP (High Density Plasma) method.
이어, 도 3c에 도시된 바와 같이, 상기 산화막 및 더미 패턴들을 씨엠피하여 평탄화한다. 이때, 상기 씨엠피 공정에서, 상기 더미 패턴들은 MIM형 캐패시터 및 더미 금속패턴의 낮은 패턴 밀도를 보강시켜 주는 연마 베리어 역할을 하므로, MIM형 캐패시터 및 더미 금속패턴 부위에서 산화막이 움푹 패이는 현상이 발생되지 않는다. 따라서, 상기 더미 패턴들에 의해 MIM 캐패시터/더미 금속패턴과 산화막 간의 식각선택비로 인한 문제를 해결할 수 있다.Subsequently, as illustrated in FIG. 3C, the oxide layer and the dummy patterns are CMP planarized. In this case, in the CMP process, the dummy patterns serve as a polishing barrier to reinforce the low pattern density of the MIM capacitor and the dummy metal pattern, so that an oxide layer is formed in the MIM capacitor and the dummy metal pattern. It doesn't work. Accordingly, the dummy patterns may solve the problem due to the etching selectivity between the MIM capacitor / dummy metal pattern and the oxide layer.
도 4는 종래 기술에 따른 문제점을 설명하기 위한 공정단면도로서, 산화막을 증착한 후 씨엠피 공정이 완료된 상태를 보인 것이다.Figure 4 is a process cross-sectional view for explaining the problem according to the prior art, showing a state in which the CMP process is completed after the deposition of the oxide film.
그러나, 종래 기술에서는, HDP방식의 산화막을 적용하는 경우, 도 4에 도시된 바와 같이, MIM형 캐패시터가 형성되지 않은 셀영역의 경우 패턴 폭이 작기 때문에 이부분에 형성되는 산화막 두께가 얇고, 이와 상대적으로 더미 금속패턴 위에 형성되는 산화막 두께는 셀영역에 비해 a만큼 더 두껍게 형성된다.However, in the prior art, when the oxide film of the HDP method is applied, as shown in FIG. 4, in the cell region where the MIM capacitor is not formed, the oxide film formed in this portion is thin because the pattern width is small. The thickness of the oxide film formed on the dummy metal pattern is relatively thicker as a than that of the cell region.
따라서, 이러한 단차가 발생된 산화막을 씨엠피하는 경우, 셀영역에 비해 상대적으로 패턴 폭이 큰 페리영역은 잘 연마되지 않기 때문에 산화막 씨엠피 공정에서 제거해야 하는 셀영역과 페리영역 간의 두께에 대한 단차(a 크기에 해당됨)가 그대로 남겨된다. 이처럼, 셀영역과 페리영역 간에 단차가 크게 발생되면 후속의 포토 공정에서 패턴 형성이 불가능하게 되어 제품의 제작이 어려워지는 문제점이 있었다.Therefore, in the case of CMP of the oxide film having such a step difference, since the ferry region having a larger pattern width than the cell region is not polished well, the thickness difference between the cell region and the ferry region to be removed in the oxide CMP process ( corresponds to size a). As such, when a large step is generated between the cell region and the ferry region, it is impossible to form a pattern in a subsequent photo process, thereby making it difficult to manufacture a product.
상기 문제점을 해소하기 위해, 본 발명의 목적은 HDP 방식의 산화막을 적용하는 경우, 셀영역 및 상기 셀영역에 비해 상대적으로 패턴 폭이 큰 페리영역 간의 단차를 해소할 수 있는 반도체 소자의 더미 패턴 및 그 제조 방법을 제공하는 것이다.In order to solve the above problems, an object of the present invention is to provide a dummy pattern of a semiconductor device capable of eliminating a step between a cell region and a ferry region having a larger pattern width than the cell region when an oxide film of an HDP method is applied; The manufacturing method is provided.
도 1은 종래 기술에 따른 반도체 소자의 더미 패턴을 설명하기 위한 것으로서, 셀영역 및 페리영역에 형성된 더미 패턴을 보인 평면도.1 is for explaining a dummy pattern of a semiconductor device according to the prior art, a plan view showing a dummy pattern formed in the cell region and ferry region.
도 2는 도 1에서 페리영역에 형성된 더미 패턴만을 보인 부분확대도.FIG. 2 is a partially enlarged view showing only a dummy pattern formed in the ferry region in FIG. 1. FIG.
도 3a 내지 도 3c는 종래 기술에 따른 반도체 소자의 더미 패턴 제조 방법을 설명하기 위한 제조공정도.3A to 3C are manufacturing process diagrams for explaining a dummy pattern manufacturing method of a semiconductor device according to the prior art.
도 4는 종래 기술에 따른 문제점을 설명하기 위한 단면도.4 is a cross-sectional view for explaining a problem according to the prior art.
도 5는 본 발명의 제 1실시예에 따른 반도체 소자의 더미 패턴을 설명하기 위한 것으로서, 셀영역 및 페리영역에 형성된 더미패턴을 보인 평면도.5 is a plan view illustrating a dummy pattern of a semiconductor device according to a first exemplary embodiment of the present invention, and shows dummy patterns formed in a cell region and a ferry region.
도 6은 도 5에서 페리영역에 형성된 더미패턴만을 보인 부분 확대도.6 is a partially enlarged view showing only a dummy pattern formed in the ferry region in FIG. 5.
도 7a 내지 도 7c는 본 발명의 제 1실시예에 따른 반도체 소자의 더미 패턴의 제조 방법을 설명하기 위한 제조공정도.7A to 7C are manufacturing process diagrams for explaining a method for manufacturing a dummy pattern of a semiconductor device according to the first embodiment of the present invention.
도 8은 본 발명의 제 2실시예에 따른 반도체 소자의 더미 패턴을 설명하기 위한 것으로서, 페리영역에 형성된 더미 패턴만을 보인 평면도.8 is a plan view illustrating a dummy pattern of a semiconductor device according to a second exemplary embodiment of the present invention, and shows only a dummy pattern formed in a ferry region.
상기 목적 달성을 위해, 기판의 셀영역에 형성된 MIM형 캐패시터 및 페리영역에 형성된 더미 금속패턴과, 상기 구조를 덮는 HDP 방식의 산화막 사이에 각각 개재되며, 상기 산화막 연마 공정 시 연마 베리어로 작용하는 반도체 소자의 더미 패턴에 있어서, 본 발명에 따른 페리영역의 더미패턴은 다수개의 소정 패턴들이 일정 간격으로 다수개 배열된 것을 특징으로 한다.In order to achieve the above object, a semiconductor is disposed between a MIM type capacitor formed in a cell region of a substrate and a dummy metal pattern formed in a ferry region, and an oxide film of an HDP method covering the structure, and acts as a polishing barrier during the oxide film polishing process. In the dummy pattern of the device, the dummy pattern of the ferry region according to the present invention is characterized in that a plurality of predetermined patterns are arranged at regular intervals.
이때, 상기 소정 패턴은 바 타입 또는 다 수개의 사각 형상의 패턴으로 이루어진다.In this case, the predetermined pattern is formed of a bar type or a plurality of square patterns.
한편, 본 발명에 따른 반도체 소자의 더미 패턴 제조 방법은, 셀영역과 페리영역이 정의된 반도체 기판을 제공하는 단계와, 기판의 셀영역에 MIM형 캐패시터를 형성하는 동시에 상기 페리영역에 더미 금속패턴을 형성하는 단계와, MIM형 캐패시터 및 더미 금속 패턴 위에 각각의 더미 패턴을 형성하되, 상기 더미 금속패턴 위에 형성되는 더미 패턴을 라인 & 스페이서 방식으로 형성하는 단계와, 상기 구조를 덮는 HDP방식의 산화막을 형성하는 단계와, 산화막 및 더미 패턴들을 씨엠피하여 평탄화하는 단계를 포함한 것을 특징으로 한다.Meanwhile, the method of manufacturing a dummy pattern of a semiconductor device according to the present invention includes providing a semiconductor substrate in which a cell region and a ferry region are defined, forming a MIM capacitor in the cell region of the substrate, and simultaneously forming a dummy metal pattern in the ferry region. Forming a dummy pattern on the MIM capacitor and the dummy metal pattern, and forming a dummy pattern formed on the dummy metal pattern by a line & spacer method, and covering the structure. And forming the oxide film and the dummy patterns by planarizing the CMP.
이때, 상기 페리영역의 더미 패턴은 바 타입 또는 다 수개의 사각 형상을 갖도록 패터닝한다. 또한, 상기 페리영역의 더미 패턴의 폭은 상기 산화막 두께의 1.5배로 형성한다.In this case, the dummy pattern of the ferry region is patterned to have a bar type or a plurality of rectangular shapes. In addition, the width of the dummy pattern of the ferry region is 1.5 times the thickness of the oxide film.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거하여 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 5는 본 발명의 제 1실시예에 따른 반도체 소자의 더미 패턴을 설명하기 위한 것으로서, 셀영역 및 페리영역에 형성된 더미패턴을 보인 평면도이고, 도 6은 도 5에서 페리영역에 형성된 더미패턴만을 보인 부분 확대도이다.5 is a plan view illustrating a dummy pattern of a semiconductor device according to a first exemplary embodiment of the present invention, and shows a dummy pattern formed in a cell region and a ferry region, and FIG. 6 shows only a dummy pattern formed in the ferry region in FIG. 5. This is a partial enlarged view.
또한, 도 7a 내지 도 7c는 본 발명의 제 1실시예에 따른 반도체 소자의 더미 패턴의 제조 방법을 설명하기 위한 제조공정도이다.7A to 7C are manufacturing process diagrams for explaining a method of manufacturing a dummy pattern of a semiconductor device according to the first embodiment of the present invention.
본 발명의 제 1실시예에 따른 반도체 소자의 더미 패턴(15a)(15b)은, 도 5 및 6c에 도시된 바와 같이, 셀영역의 MIM형 캐패시터(11) 및 페리영역의 더미 금속패턴(12) 위에 각각 형성된다. 여기서, 셀영역의 MIM캐패시터 위에 형성된 더미 패턴을 도면부호 15a로, 페리영역의 더미 금속 패턴 위에 형성된 더미 패턴을 도면부호 15b로 각각 구분한다.As shown in FIGS. 5 and 6C, the dummy patterns 15a and 15b of the semiconductor device according to the first embodiment of the present invention may include the MIM capacitor 11 in the cell region and the dummy metal pattern 12 in the ferry region. ) Are formed on each. Here, the dummy pattern formed on the MIM capacitor of the cell region is denoted by reference numeral 15a, and the dummy pattern formed on the dummy metal pattern of the ferry region is denoted by reference numeral 15b.
상기 페리영역의 더미 패턴(15b)는, 도 5에 도시된 바와 같이, 다수개의 소정 패턴들이 일정 간격으로 다수개 배열된 바 타입의 패턴으로 구성되며, 셀영역의 더미 패턴(15a)는 사각 형상으로 구성된다.As shown in FIG. 5, the dummy pattern 15b of the ferry region is formed of a bar type pattern in which a plurality of predetermined patterns are arranged at regular intervals, and the dummy pattern 15a of the cell region has a rectangular shape. It consists of.
또한, 상기 페리영역의 더미 금속패턴 위에 형성된 더미 패턴(15b)는 셀영역의 MIM형 캐패시터 위에 형성된 금속 패턴(15a)에 비해 상대적으로 패턴 폭이 크다.In addition, the dummy pattern 15b formed on the dummy metal pattern of the ferry region has a larger pattern width than the metal pattern 15a formed on the MIM capacitor of the cell region.
본 발명의 제 1실시예에 따른 반도체 소자의 더미패턴 제조 방법은, 도 7a에 도시된 바와 같이, 먼저, 셀영역과 페리영역이 정의된 반도체 기판(10)을 제공한다. 이어, 기판(10)의 셀영역에 MIM형 캐패시터(11)를 형성하는 동시에 페리영역에 더미 금속패턴(12)을 각각 형성한다.In the method of manufacturing a dummy pattern of a semiconductor device according to the first embodiment of the present invention, as shown in FIG. 7A, first, a semiconductor substrate 10 in which a cell region and a ferry region are defined is provided. Subsequently, the MIM capacitor 11 is formed in the cell region of the substrate 10 and the dummy metal pattern 12 is formed in the ferry region, respectively.
그런 다음, 상기 MIM형 캐패시터(11) 및 더미 금속패턴(12)을 포함한 기판 전면에 금속막(미도시)을 증착한 다음, 상기 금속막을 선택 식각하여, 도 5에 도시된 바와 같이, 상기 셀영역의 MIM형 캐패시터(11)와 페리영역의 더미 금속패턴(12)을 덮는 각각의 더미 패턴들(15a)(15b)을 형성한다. 이때, 페리영역의 더미 금속패턴(12)은 셀영역의 MIM 캐패시터에 비해 패턴 폭이 크기 때문에, 상기 더미 금속패턴(12)위에 형성되는 더미 패턴(15b)은 라인 & 스페이서(line & space) 방식으로 패턴 폭을 작게 패터닝한다. 즉, 페리영역의 더미 패턴(15b)는, 도 5에 도시된 바와 같이, 다수개의 소정 패턴들이 일정 간격으로 다수개 배열된 바 타입의 패턴으로 형성하고, 셀영역의 더미 패턴(15a)는 MIM형 캐패시터 전체를 덮는 사각 형상으로 형성한다.Then, a metal film (not shown) is deposited on the entire surface of the substrate including the MIM type capacitor 11 and the dummy metal pattern 12, and then the metal film is selectively etched, as shown in FIG. Dummy patterns 15a and 15b respectively covering the MIM capacitor 11 in the region and the dummy metal pattern 12 in the ferry region are formed. At this time, since the dummy metal pattern 12 of the ferry region has a larger pattern width than the MIM capacitor of the cell region, the dummy pattern 15b formed on the dummy metal pattern 12 has a line & space method. The pattern width is made small. That is, as shown in FIG. 5, the dummy pattern 15b of the ferry region is formed as a bar type pattern in which a plurality of predetermined patterns are arranged at regular intervals, and the dummy pattern 15a of the cell region is a MIM. It is formed in a square shape covering the entire type capacitor.
이 후, 도 7b에 도시된 바와 같이, 상기 더미 패턴들(15a)(15b)을 포함한 기판 전면에 HDP방식으로 산화막(16)을 형성한다. 이때, 상기 라인 &스페이서 방식으로 형성된 페리영역의 더미 패턴(15b)의 폭은 산화막(16) 두께의 1.5배 이상으로 형성한다. 예를들어, 산화막 두께가 5000Å인 경우, 더미 패턴의 폭은 0.75㎛ 이상이 된다.Thereafter, as illustrated in FIG. 7B, the oxide layer 16 is formed on the entire surface of the substrate including the dummy patterns 15a and 15b by the HDP method. At this time, the width of the dummy pattern 15b of the ferry region formed by the line & spacer method is formed to be 1.5 times or more the thickness of the oxide film 16. For example, when the oxide film thickness is 5000 kPa, the width of the dummy pattern is 0.75 µm or more.
이어, 도 7c에 도시된 바와 같이, 상기 결과물을 씨엠피하여 평탄화한다. 이때, 상기 씨엠피 공정에서, 상기 더미 패턴들은 MIM형 캐패시터 및 더미 금속패턴의 낮은 패턴 밀도를 보강시켜 주는 연마 베리어 역할을 한다.Subsequently, as shown in FIG. 7C, the resultant is CMP and planarized. In this case, in the CMP process, the dummy patterns serve as a polishing barrier to reinforce the low pattern density of the MIM type capacitor and the dummy metal pattern.
본 발명의 제 1실시예에서는 페리영역의 더미 패턴(15b)은 바타입으로 다수개 나뉘기 때문에 셀영역의 더미 패턴(15a)에 비해 패턴 폭이 작아짐으로써, 페리영역이 셀영역에 비해 패턴 폭이 비교적 큼으로 인해 후속의 HDP 산화막 씨엠피 공정 시에 발생되는 단차 문제를 해결할 수 있다.In the first embodiment of the present invention, since the dummy pattern 15b of the ferry region is divided into bar types, the pattern width is smaller than that of the dummy pattern 15a of the cell region, so that the ferry region has a pattern width compared to the cell region. Due to this relatively large size, it is possible to solve the step difference problem in the subsequent HDP oxide CMP process.
따라서, 페리영역과 셀영역 간의 패턴 폭 차이가 보상됨으로써, HDP 산화막 씨엠피 공정 시, MIM형 캐패시터 및 더미 금속패턴 부위에서 산화막이 움푹 패이는 현상이 발생되지 않는다. 또한, MIM캐패시터/더미 금속패턴과 산화막 간의 식각선택비로 인한 문제를 해결할 수 있다.Accordingly, the difference in the pattern width between the ferry region and the cell region is compensated for, so that the oxide film is not dent in the MIM capacitor and the dummy metal pattern during the HDP oxide CMP process. In addition, the problem due to the etching selectivity between the MIM capacitor / dummy metal pattern and the oxide film can be solved.
도 8은 본 발명의 제 2실시예에 따른 반도체 소자의 더미 패턴을 설명하기위한 것으로서, 페리영역에 형성된 더미 패턴만을 보인 평면도이다.8 is a plan view illustrating a dummy pattern of a semiconductor device according to a second exemplary embodiment of the present invention, and shows only a dummy pattern formed in a ferry region.
본 발명의 제 2실시예에 따른 페리영역의 더미 패턴(15d)은, 상술한 본 발명의 제 1실시예에 따른 페리영역의 바타입의 더미 패턴 대신, 도 8에 도시된 바와 같이, 다수개의 소정 패턴들이 소정 간격으로 다수개 배열되며, 상기 소정 패턴들은 다수개의 사각 형상을 가진다. 이때, 셀영역의 더미 패턴(미도시)은, 본 발명의 제 1실시예와 동일하게, MIM형 캐패시터 전체를 덮는 사각 형상으로 패터닝된다.As shown in FIG. 8, instead of the bar-type dummy pattern of the ferry region according to the first embodiment of the present invention, the dummy pattern 15d of the ferry region according to the second embodiment of the present invention is provided with a plurality of dummy patterns 15d. A plurality of predetermined patterns are arranged at predetermined intervals, and the predetermined patterns have a plurality of rectangular shapes. At this time, the dummy pattern (not shown) of the cell region is patterned in a rectangular shape covering the entire MIM capacitor as in the first embodiment of the present invention.
따라서, 본 발명의 제 2실시예도 페리영역의 더미 패턴(15d)은 사각 형상의 패턴들이 소정 간격으로 다수개 배열되기 때문에 셀영역의 더미 패턴에 비해 패턴 폭이 작아짐으로써, 페리영역이 셀영역에 비해 패턴 폭이 비교적 큼으로 인해 후속의 HDP 산화막 씨엠피 공정 시에 발생되는 단차 문제를 해결할 수 있다.Therefore, in the second embodiment of the present invention, since the dummy pattern 15d of the ferry region is arranged with a plurality of square patterns at predetermined intervals, the pattern width is smaller than that of the dummy region of the cell region, whereby the ferry region is formed in the cell region. Due to the relatively large width of the pattern, it is possible to solve the step difference problem that occurs during the subsequent HDP oxide CMP process.
상술한 본 발명에 따른 반도체 소자의 더미 패턴에 의하면, 라인 & 스페이서 방식을 적용시켜 페리영역의 더미패턴을 바타입으로 다수개 나눠 셀영역의 더미패턴에 비해 패턴 폭을 작게 형성함으로써, 페리영역과 셀영역 간의 패턴 폭 차이를 보상한다. 따라서, HDP 산화막 씨엠피 공정 시 발생되는 단차 문제를 해결함으로써, MIM형 캐패시터 및 더미 금속패턴 부위에서 산화막이 움푹 패이는 현상이 발생되지 않으며, 아울러, MIM캐패시터/더미 금속패턴과 산화막 간의 식각선택비로 인한 문제를 해결할 수 있다.According to the dummy pattern of the semiconductor device according to the present invention, by applying the line & spacer method to divide a plurality of dummy patterns of the ferry region into a bar type to form a smaller pattern width than the dummy pattern of the cell region, Compensate for the pattern width difference between cell regions. Accordingly, by solving the step difference problem generated during the HDP oxide CMP process, the oxide film is not recessed in the MIM type capacitor and the dummy metal pattern, and the etching selectivity between the MIM capacitor / dummy metal pattern and the oxide film is prevented. It can solve the problem.
한편, 본 발명에서는 산화막 씨엠피 공정에 걸리는 부하가 줄어들게 되고 결과적으로 기존에 비해 산화막의 두께가 균일하게 형성되기 때문에 평탄도가 커져안정적인 공정이 가능한 이점이 있다.On the other hand, in the present invention, the load on the oxide CMP process is reduced, and as a result, since the thickness of the oxide film is uniformly formed, the flatness is increased, thereby providing a stable process.
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