JP2004247520A

JP2004247520A - Semiconductor device

Info

Publication number: JP2004247520A
Application number: JP2003035892A
Authority: JP
Inventors: Yukihiro Yamashita; 征大山下
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-02-14
Filing date: 2003-02-14
Publication date: 2004-09-02

Abstract

<P>PROBLEM TO BE SOLVED: To provide an MIM capacitive element with high precision by forming a metallic film pattern for an upper electrode for specifying the capacitance of an MIM capacitor with high accuracy so as to suppress dispersion in the capacitance. <P>SOLUTION: The MIM capacitive element comprises a lower electrode metallic film 3, a dielectric film 4, and upper electrode metallic patterns 5A, 5B. The MIM capacitive element comprises a main MIM capacitive element part, and a dummy MIM element arranged therearound. The upper electrode metallic film pattern 5B of the dummy MIM element is arranged to keep a prescribed distance from the end of the upper electrode metallic pattern 5A of the main MIM capacitive element, and the upper electrode metallic pattern 5B of the dummy MIM element is configured to be electrically connected to the lower electrode metallic film 3 of the main MIM capacitive element. Thus, the processing size accuracy of the lower electrode metallic film 3 configuring the main MIM capacitive element is enhanced to suppress dispersion in the capacitance of the MIM capacitor, and to reduce the parasitic stray capacitance of the dummy MIM element part. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路などに用いられる金属−誘電体膜−金属で構成されるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量素子、特にアナログ／デジタル変換器（Ａ／Ｄコンバータ）などを構成する際に用いられる容量素子を有する半導体装置に関するもので、ＭＩＭ容量素子の高精度化に関するものである。
【０００２】
【従来の技術】
高精度なアナログ素子、例えばＡ／Ｄコンバータなどを実現する場合に、基板ノイズの影響を避けるために半導体基板上の、比較的半導体基板から離れた場所にある多層配線上に容量素子を形成する手法がとられるようになってきている。そして、多層配線工程におけるプロセスの整合性を図る上でも金属膜−絶縁膜−金属膜の３層の膜で構成されたＭＩＭ容量素子を形成することが一般に行われてきている。
【０００３】
この場合、ＭＩＭ容量素子の金属膜としては、多層配線における金属配線層を構成する例えばアルミニウムなどからなる金属膜が用いられている。また、ＭＩＭ容量素子の絶縁膜（誘電体膜）としては、多層配線の層間絶縁膜を構成する例えばプラズマ酸化膜などの絶縁膜が用いられている。
【０００４】
これを示す一例として、図２１ないし図２５に示すような、半導体集積回路用静電容量素子とその製造方法がある。これによると、半導体基板上に絶縁膜を介して配置された下部電極用金属膜と該下部電極用金属膜上に誘電体膜を介して配置された上部電極用金属膜を少なくとも備えた金属−絶縁膜−金属（ＭＩＭ）型静電容量素子が開示されている（例えば、特許文献１参照）。
【０００５】
図２１は、ＭＩＭ容量素子を有する従来の半導体装置を示す概略断面図を示す。この半導体装置は、図２１に示すように、半導体基板１の上に、絶縁膜２を介してＭＩＭ容量素子の下部電極に相当する下部電極用金属膜３が配置されている。さらに、下部電極用金属膜３を覆うように誘電体膜４が配置されている。誘電体膜４の上にＭＩＭ容量素子の上部電極に相当する上部電極用金属膜５が配置されており、下部電極用金属膜３、誘電体膜４、上部電極用金属膜５でＭＩＭ容量素子が構成されている。
【０００６】
さらにこの上に層間絶縁膜６が配置されている。層間絶縁膜６には、上部電極用金属膜５に接続するためのスルーホール７および下部電極用金属膜３に接続するためのスルーホール７’がそれぞれ設けられ、スルーホール７，７’に例えばタングステンなどの高融点材料が埋め込まれている。そして、スルーホール７，７’内の高融点材料を介して上部電極用金属膜５および下部電極用金属膜３にそれぞれ接続される上部電極用引き出し配線（引き出し電極）８および下部電極用引き出し配線（引き出し電極）８’が半導体基板表面に配置されている。この上部電極用引き出し配線８および下部電極用引き出し配線８’は、スルーホール７，７’内の高融点材料を介してＭＩＭ容量素子の上部電極および下部電極を半導体基板表面に引き出すためのものである。
【０００７】
図２２ないし図２５は従来の半導体装置の製造方法を示す概略工程断面図を示す。
【０００８】
まず、図２２に示すように、半導体基板１の表面に例えばプラズマＣＶＤ法などでプラズマ酸化膜からなる絶縁膜２を堆積した後、例えばアルミニウムなどの金属膜を７００ｎｍ堆積する。その後、ＭＩＭ容量素子の下部電極に相当する所望のレジストパターンを形成し、これをエッチングマスクとしてＭＩＭ容量素子の下部電極となる下部電極用金属膜３を形成する。さらに、例えばプラズマＣＶＤ法などでプラズマ酸化膜を１５０ｎｍ程度堆積することによりＭＩＭ容量素子の誘電体膜４を形成する。
【０００９】
つぎに、図２３に示すように、例えばアルミニウムなどの金属膜を２００ｎｍ堆積する。その後、ＭＩＭ容量素子の上部電極に相当する所望のレジストパターンを形成し、これをエッチングマスクとしてＭＩＭ容量素子の上部電極となる上部電極用金属膜５を形成する。これにより上部電極用金属膜５、誘電体膜４、下部電極用金属膜３からなるＭＩＭ容量素子が構成される。さらに、層間絶縁膜６を例えばプラズマＣＶＤ法で厚く堆積し、さらにＣＭＰ（化学的機械的研磨）法などを用いて半導体基板表面を平坦化する。
【００１０】
この後、図２４に示すように、ＭＩＭ容量素子の上部電極用金属膜５および下部電極用金属膜３に対して電気的に接続を図るためのスルーホール７，７’を開孔する。
【００１１】
つぎに、図２５に示すように、スルーホール７，７’に例えばＣＶＤ法などで例えばタングステンなどの高融点材料を埋め込んだ後、ＭＩＭ容量素子の上部電極および下部電極を半導体基板表面に取り出すための上部電極用引き出し配線（引き出し用金属電極）８および下部電極用引き出し配線（引き出し用金属電極）８’を形成する。
【００１２】
【特許文献１】
特開平０８−３０６８６２号公報（段落番号０００６、図１）
【００１３】
【発明が解決しようとする課題】
従来の半導体装置によれば、図２１に示すように、ＭＩＭ容量素子の容量値は上部電極用金属膜５のパターン面積により規定される。一方、ＭＩＭ容量素子の上部電極用金属膜５を形成する際に、このＭＩＭ容量素子の上部電極用金属膜５と周囲のパターンとの距離が一定でないため上部電極用金属膜５のパターン精度が悪くなり、ＭＩＭ容量素子の容量値にバラツキが生じるという問題が生じる。
【００１４】
上記の周囲のパターンというのは、上部電極用金属膜５と同一レイヤで形成され、その周囲に配置されたパターン、例えば別のＭＩＭ容量素子の上部電極パターンあるいは配線として使用されているパターンのことである。
【００１５】
具体的には、このＭＩＭ容量素子の上部電極を形成する際にリソグラフィー工程で形成されるレジストパターンの寸法と設計寸法との寸法差が生じうる。さらには、レジストをマスクにエッチングする際にもレジストパターンの寸法とエッチング後の仕上がり寸法との寸法差がさらに生じうる。また、特に従来の半導体装置ではＭＩＭ容量素子の上部電極用金属膜５と周囲のパターンとが一定に保たれていないので、周囲のパターンの影響を受けてさらに寸法バラツキを生じやすい。
【００１６】
以下、ＭＩＭ容量素子の上部電極用金属膜５と周囲のパターンとの距離が一定でないため上部電極用金属膜５のパターン精度が悪くなる点について詳しく説明する。
【００１７】
光リソグラフィプロセスとドライエッチングを用いたパターン形成において、マスク寸法からの寸法差が生じる主な原因として、以下に述べる（ア）、（イ）がある。
【００１８】
（ア）光リソグラフィ工程（近接効果、パターン密度）
対象パターンの光強度は周囲のパターンが近接してくると、回折光の影響を受けて、マスク寸法からの寸法差を生じる（近接効果）。これを補正する手段として、ＯＰＣ（ＯｐｔｉｃａｌＰｒｏｘｉｍｉｔｙＣｏｒｒｅｃｔ：近接効果補正）という手段を用い、あらかじめ寸法差分を補償している。例えば、ライン幅補正やスペース幅補正、ラインエンド補正（ハンマーヘッド・セリフなど）、コーナー補正などを必要に応じて行っている。
【００１９】
ライン幅とスペース幅にも依存して光強度が異なるので、同じライン幅であっても隣接するパターンとのスペース幅が異なれば寸法差は生じうる。
【００２０】
（イ）ドライエッチング工程（パターン密度（マイクロローディング効果）、レジスト形状）
ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ：反応性イオンエッチング）による異方性エッチングでは、イオンを基板方向へ加速して物理的に被加工物をエッチングしつつ、副生成反応物を被加工物の側壁に堆積することで被加工物の形状を保護しながらエッチングが進行する。レジスト形状がテーパー形状の場合、レジストボトムが後退しながら（エッチングされながら）エッチングが進行していくので、被加工物の形状もテーパー形状になり、寸法精度も低下する。したがって、レジスト形状が垂直形状を保っていることが高精度なエッチングを行う上で必要である。
【００２１】
また、被加工物の周りにパターンがない場所では、イオンの供給が過多になり、副生成反応物の側壁保護効果が低下する（エッチングされる）ので、横方向のエッチングが進み、エッチング後の形状が悪くなったり、寸法精度が低下したりする。したがって、イオンの物理的エッチングの効果と副生成反応物の側壁保護効果にアンバランスが生じないように、周囲に適度な距離を隔ててダミーパターンを配置することが必要である。
【００２２】
本発明は、以上のような課題を解決するためになされたもので、ＭＩＭ容量素子の容量値のバラツキを抑え、高精度なＭＩＭ容量素子を得ることできる半導体装置を提供することを目的とする。
【００２３】
本発明の他の目的は、ＭＩＭ容量素子の上部電極用金属膜を精度よく形成し、ＭＩＭ容量素子の上部電極用金属膜のパターン面積で規定されるＭＩＭ容量素子の容量値のバラツキを抑え、高精度なＭＩＭ容量素子を得ることができる半導体装置を提供することを目的とする。
【００２４】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置は、半導体基板上に所定のパターンで形成された下部電極用金属膜−誘電体膜−上部電極用金属膜の３層からなるＭＩＭ容量素子を有し、ＭＩＭ容量素子は、容量素子として機能させる主ＭＩＭ容量素子部と、主ＭＩＭ容量素子部の周りに配置されて容量素子としては機能させないダミーＭＩＭ素子部とにパターン上で領域が分かれている。
【００２５】
このようにすることで、ＭＩＭ容量素子の主ＭＩＭ容量素子部を形成する際に主ＭＩＭ容量素子部のパターン寸法精度が向上し、容量値のバラツキを低減できる。
【００２６】
また、本発明の半導体装置においては、ダミーＭＩＭ素子部が主ＭＩＭ容量素子部の周囲を囲むように配置されていることが好ましい。
【００２７】
また、本発明の半導体装置において、主ＭＩＭ容量素子部とダミーＭＩＭ素子部は、上部電極用金属膜のパターンでそれぞれの領域が規定されており、主ＭＩＭ容量素子部に対応した上部電極用金属膜パターンの周囲から一定間隔を隔ててダミーＭＩＭ素子部に対応した上部電極用金属膜パターンが配置されていることが好ましい。
【００２８】
このようにすることで、さらにＭＩＭ容量素子の主ＭＩＭ容量素子部の周囲のパターンの環境が揃えられ、主ＭＩＭ容量素子部のパターン寸法精度が向上し、容量値のバラツキを低減できる。
【００２９】
また、本発明の半導体装置において、ダミーＭＩＭ素子部の電位が固定されていることが好ましい。
【００３０】
また、本発明の半導体装置において、ダミーＭＩＭ素子部に対応した上部電極用金属膜パターンは、下部電極用金属膜と接続されるコンタクトに共通に接続されることで電位が固定されることが好ましい。
【００３１】
また、本発明の半導体装置において、ダミーＭＩＭ素子部に対応した上部電極用金属膜パターンは、局所配線により下部電極用金属膜に接続されることで電位が固定されることが好ましい。
【００３２】
このようにすることで、主ＭＩＭ容量素子部のパターンの周りにダミーＭＩＭ素子部のパターンを配置しただけの場合において、主ＭＩＭ容量素子部の周りのダミーＭＩＭ素子部のパターンにより発生する寄生浮遊容量の影響を抑え、高精度なＭＩＭ容量素子を得ることができる。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。なお、実施の形態を説明するための全図において、同一機能を有するものには同一符号を付け、その繰り返しの説明は省略する。
【００３４】
図１は、本発明の第１の実施の形態を示す半導体装置の上面図を示す。この半導体装置は、図１に示すように、ＭＩＭ容量素子の下部電極用金属膜１０１の中央領域上方に、ＭＩＭ容量素子の主ＭＩＭ容量素子部（本来の容量素子として機能させる）に対応した方形の上部電極用金属膜パターン１０３が配置されている。また、ＭＩＭ容量素子の下部電極用金属膜１０１の周縁領域上方に、上部電極用金属膜パターン１０３を全周にわたって取り囲むように、任意の幅でダミーＭＩＭ素子部（容量素子としては機能させない）に対応した方形環状の上部電極用金属膜パターン１０４が配置されている。ダミーＭＩＭ素子部に対応した上部電極用金属膜パターン１０４は、主ＭＩＭ容量素子部に対応した上部電極用金属膜パターン１０３の端部から一定の間隔を保った状態に配置されている。
【００３５】
ここで、上記の一定の間隔について説明する。この間隔は、主ＭＩＭ容量素子部の上部電極用金属膜パターン１０３のパターンサイズとダミーＭＩＭ素子部のライン幅により光学的に決まる。ただし、光学的には、周囲のパターンとの間隔が２μｍより広くなると、周囲のパターンの影響を受けず孤立パターンと見なすことができるので、一般的には２μｍ以内に最適な間隔が存在する。
【００３６】
符号１０２，１０２’は、上部電極用金属膜パターン１０３および下部電極用金属膜１０１を半導体基板表面に取り出すためのスルーホールである。また、符号１０５はスルーホール１０２’を介して下部電極用金属膜１０１に接続された下部電極用引き出し配線であり、符号１０６はスルーホール１０２を介して上部電極用金属膜パターン１０３に接続された上部電極用引き出し配線である。
【００３７】
このように、ＭＩＭ容量素子の主ＭＩＭ容量素子部に対応した上部電極用金属膜パターン１０３の周囲のパターン環境を、ダミーＭＩＭ素子部に対応した上部電極用金属膜パターン１０４を用いて整えることにより、上部電極用金属膜パターン１０３のパターン精度の向上を図るものである。
【００３８】
ここで、上部電極用金属膜パターン１０３の周囲のパターン環境を上部電極用金属膜パターン１０４を用いて整える点について詳しく説明する。
【００３９】
ダミーＭＩＭ素子部を主ＭＩＭ容量素子部に対して一定のスペースをあけて配置することにより、レジスト形状がマスク寸法に対して精度良く、しかも形状もよくなる。この状態でエッチングすることによりエッチング後パターンのＣＤ（ＣｒｉｔｉｃａｌＤｉｍｅｎｓｉｏｎ）シフトがレジスト形状改善の効果とパターン密度均一の効果により抑えられる。望ましくは、最適スペースを選んでダミーＭＩＭ素子部を配置するのがよい。なお、ＣＤシフトとは、マスク寸法とエッチング後（仕上がり）寸法との寸法差（シフト量）をいう。
【００４０】
本発明では、ダミーＭＩＭ素子部を主ＭＩＭ素子部からある一定の間隔に配置することにより、光強度分布を均一に、かつシャープにすることでレジスト形状を改善することをポイントにしている。この状態で異方性エッチングをすると、以下のような２つの効果が得られる。
すなわち、
（ａ）レジスト形状が良いこと（垂直であること）による効果
レジストが垂直形状を維持したままエッチングが進行するので、仕上がり形状も垂直になる。つまり、寸法変動が少ない。
【００４１】
（ｂ）ダミーＭＩＭ配置の効果
主ＭＩＭ容量素子パターンの４辺の各々に対してプラズマイオンが均一に入射しつつ側壁保護の副成分が均一に堆積しながらエッチングが進行するので、エッチング後形状が垂直になり、寸法シフトが小さくなる。
【００４２】
（ｃ）この際、ダミーＭＩＭ素子部で主ＭＩＭ容量素子部を完全に包囲していなくても、ダミーＭＩＭ素子部が存在することで、ＭＩＭ容量素子の容量値のバラツキを抑え、高精度なＭＩＭ容量素子を得る点で一定の効果を得ることができる。しかし、厳密には完全に包囲されている（図１参照）の場合と比べ、パターンが切れている部分で光が漏れて光強度分布が変わるので、完全に包囲されていることが望ましい。
【００４３】
ここで、ダミーＭＩＭ素子部を設けることによる作用について、図２６の概念図を参照しながら説明する。
【００４４】
図２６（ａ）〜（ｃ）はダミーＭＩＭ素子部がない従来例の状態を示し、図２７はダミーＭＩＭ素子部を有する本発明の一実施形態の状態を示している。
【００４５】
図２６（ａ）は、遮光体（主ＭＩＭ容量素子部）Ｍ１の左側がオープンスペースで、遮光体Ｍ１の右側に比較的広い間隔を開けて遮光体（ダミーＭＩＭ素子部ではない）Ｍ２があるマスクの断面と、マスクを通過した光の強度分布を示している。
【００４６】
ダミーＭＩＭ素子部がないものでは、主ＭＩＭ素子部を構成する遮光体Ｍ１の両側の光強度分布が非対称となっている。しかも、強度分布の勾配がゆるやかになっている。その結果、図２６（ａ）のマスクを通して露光されるレジストの形状は図２６（ｂ）に示すようにテーパー形状となって、好ましくない形状である。したがって、レジストを用いてＲＩＥエッチングされる電極も、図２６（ｃ）に示すようにテーパー形状となり、マスク寸法に対するパターン精度が悪いものとなる。
【００４７】
これに対し、図２７（ａ）は、遮光体（主ＭＩＭ容量素子部）Ｍ１の両側に比較的狭い一定の間隔をあけて遮光体（ダミーＭＩＭ素子部）Ｍ３があるマスクの断面と、マスクを通過した光の強度分布を示している。
【００４８】
ダミーＭＩＭ素子部があるものでは、主ＭＩＭ素子部を構成する遮光体Ｍ１の両側の光強度分布が対称となっている。しかも、強度分布の勾配が急峻になっている。その結果、図２７（ａ）のマスクを通して露光されるレジストの形状は、図２７（ｂ）に示すように、ほぼ直角形状となって、良好な形状である。したがって、レジストを用いてＲＩＥエッチングされる電極も、ほぼ直角形状となり、良好な形状となり、マスク寸法に対するパターン精度が高くなる。この場合、主ＭＩＭ容量素子部のパターンのサイズ、ダミーＭＩＭ素子部のパターンの幅に応じて、主ＭＩＭ容量素子部パターンとダミーＭＩＭ素子部パターンとの間隔に最適値が存在する。最適値とは、光強度分布がよりシャープになる点である。
【００４９】
以上説明したように、寸法シフトの改善は、レジスト形状の改善の効果とパターン密度均一の効果による。レジスト形状改善の効果は、レジスト形状が垂直形状を保ったままエッチングが進行することである。また、パターン密度均一の効果は、エッチングと側壁保護膜の堆積がバランスすることである。つまり、レジスト形状が垂直形状を保ったまま、エッチングが進行し、かつエッチングの際にエッチングと壁壁保護膜の堆積とがバランスすることで、電極も垂直形状を保ってエッチングされることになり、結果として寸法シフトが改善される。つまり、パターン精度が高くなる。
【００５０】
なお、図１ではダミーＭＩＭ素子の上部電極用金属膜パターン１０４のパターンの配置方法の一例を例示しているに過ぎず、ダミーＭＩＭ素子部の上部電極用金属膜パターン１０４のパターン配置方法はこの例に限定されるものではない。
【００５１】
例えば図２で例示する構成では、主ＭＩＭ容量素子部に対応した上部電極用金属膜パターン１０３の各辺に対向するように、ダミーＭＩＭ素子部の上部電極用金属膜パターン（ダミーパターン）１０４を、上部電極用金属膜パターン１０３の各辺から一定の間隔を隔てて配置しているが、上部電極用金属膜パターン１０４が各辺毎に分離されている。
【００５２】
このような構成であっても、図１のダミーＭＩＭ素子の上部電極用金属膜パターン１０４のパターン配置と同様の効果を得ることができる。つまり、上部電極用金属膜パターン１０４が上部電極用金属膜パターン１０３を全周にわたって取り囲む必要はなく、分断されていてもよい。
【００５３】
さらに図１および図２において、スルーホール１０２’，１０２をＭＩＭ容量素子の下部電極用金属膜１０１と主ＭＩＭ容量素子部に対応した上部電極用金属膜パターン１０３上に形成し、それぞれ上部電極用引き出し配線１０６および下部電極用引き出し配線１０５で主ＭＩＭ容量素子部の上部電極および下部電極を半導体基板表面に取り出している。
【００５４】
図３は、本発明の第１の実施の形態を示す半導体装置の概略断面を示し、図１におけるＡ−Ａ’断面図を表す。
【００５５】
図３において、半導体基板１上に下部電極用金属膜３、誘電体膜４、上部電極用金属膜パターン５Ａからなる主ＭＩＭ容量素子部が構成されており、主ＭＩＭ容量素子部の上部電極用金属膜パターン５Ａの周りにダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂが配置されている。さらに、上部電極用金属膜パターン５Ａおよび下部電極用金属膜３を半導体基板表面に取り出すためにそれぞれスルーホール７，７’を介して、上部電極用引き出し配線８および下部電極用引き出し配線８’を備えている。ＭＩＭ容量素子の上部電極用金属膜は、主ＭＩＭ容量素子部の上部電極用金属膜パターン５Ａと、ダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂとからなる。
【００５６】
また、図４ないし図９は、第１の実施の形態における半導体装置の製造方法を示す概略工程断面図を示す。
【００５７】
図４に示すように、まず半導体基板１の表面に絶縁膜２を堆積した後、ＭＩＭ容量素子の下部電極に相当する下部電極用金属膜の形成のために、例えばスパッタ法でアルミニウム膜３０を７００ｎｍ程度堆積する。さらにその上に、ＭＩＭ容量素子の誘電体膜（絶縁膜）の形成のために、例えばプラズマＣＶＤ法などで形成したプラズマ酸化膜４０を１２０ｎｍ程度堆積する。この場合、ＭＩＭ容量素子の誘電体膜としては、プラズマ窒化膜やプラズマオキシナイトライド膜を使用しても、誘電体膜としての機能を損なわない。
【００５８】
つぎに、図５に示すように、ＭＩＭ容量素子の上部電極に相当する金属膜として、例えばスパッタ法でアルミニウム膜５０を２００ｎｍ程度堆積する。その後、リソグラフィー法を用いて、主ＭＩＭ容量素子部およびダミーＭＩＭ容量素子部を有するＭＩＭ容量素子を形成するための所望のレジストパターン２０を形成する。
【００５９】
つぎに、図６に示すように、レジストパターン２０をエッチングマスクとして、主ＭＩＭ容量素子部およびダミーＭＩＭ素子部の各上部電極となるアルミニウム膜５０および誘電体膜となるプラズマ酸化膜４０を異方性エッチングによりエッチングし、主ＭＩＭ容量素子部を構成する所望の上部電極用金属膜パターン５ＡおよびダミーＭＩＭ素子部を構成する所望の上部電極用金属膜パターン５Ｂを形成し、さらにそれと同じ形状で誘電体膜パターンを形成する。
【００６０】
つぎに、図７に示すように、ＭＩＭ容量素子の下部電極を形成するためにリソグラフィー法を用いて、所望のパターン形状を有するレジストパターン２１を形成する。
【００６１】
つぎに、図８に示すように、レジストパターン２１をエッチングマスクにして下部電極に相当するアルミニウム膜３０を異方性エッチングによりエッチングし、所望の下部電極用金属膜３のパターンを形成する。
【００６２】
その後、図９に示すように、従来の半導体装置と同様の方法で半導体基板表面に層間絶縁膜６として、例えばプラズマＣＶＤ法などによりプラズマ酸化膜を１５００ｎｍ程度厚く堆積し、これをＣＭＰ法で平坦化した後、上部電極用金属膜パターン５Ａおよび下部電極用金属膜３へ接続するためのスルーホール７，７’をそれぞれ開孔し、スルーホール７，７’内に例えばＣＶＤ法を用いてタングステンなどの高融点材料を埋め込み、半導体基板表面に上部電極および下部電極を引き出すための上部電極用引き出し配線８および下部電極用引き出し配線８’をそれぞれ形成する。
【００６３】
以上のようにして、本発明の第１の実施の形態における半導体装置を得ることができる。
【００６４】
本発明の第１の実施の形態によれば、主ＭＩＭ容量素子部の周りに任意の幅のダミーＭＩＭ素子部のパターンを、主ＭＩＭ容量素子部の端部から一定の間隔を隔てるように配置したので、主ＭＩＭ容量素子部を形成する際に用いられるレジストパターン２０における主ＭＩＭ容量素子部となるレジストパターンのパターン寸法精度が向上する。なお、レジストパターンの寸法精度というのは、レチクル上に形成された遮光パターンに対する寸法精度であるが、最終的には、設計寸法ということができる。
【００６５】
さらには、上記レジストパターン２０をエッチングマスクとして上部電極用金属膜パターン５Ａをエッチングする際に、上部電極用金属膜パターン５Ａの周りが少なくともダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂで囲まれるようにしたので、主ＭＩＭ容量素子部の各辺におけるパターン環境が揃えられて、周囲のパターンに影響されにくくなり、主ＭＩＭ容量素子部の上部電極用金属膜パターン５Ａが精度よくエッチングされる。このようにして、容量値のバラツキを抑え高精度なＭＩＭ容量素子を有する半導体装置を得ることができる。
【００６６】
なお、主ＭＩＭ容量素子部の各辺におけるパターン環境は、パターン５Ａ，５Ｂ間の距離が一定であるように、さらには最適な間隔であるように、揃えられることが望ましい。
【００６７】
図１０は、本発明の第２の実施の形態を示す概略断面図を示す。この半導体装置は、図１０に示すように、半導体基板１上に絶縁膜３を介して下部電極用金属膜３、誘電体膜４、上部電極用金属膜パターン５Ａからなる主ＭＩＭ容量素子部が構成されており、主ＭＩＭ容量素子部の上部電極用金属膜パターン５Ａの周りにダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂが配置されている。さらに、上部電極用金属膜パターン５Ａおよび下部電極用金属膜３を半導体基板表面に取り出すためにそれぞれスルーホール７，７’を介して、上部電極用引き出し配線８および下部電極用引き出し配線８’を設けている。
【００６８】
下部電極用金属膜３へ接続するためのスルーホール７’はＭＩＭ容量素子の下部電極３と接続されると同時に、上部電極用金属膜パターン５Ａの周りに配置したダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂとも接続されており、ダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂの電位が下部電極用金属膜３と同電位になるように電位が固定されている。
【００６９】
本発明の第１の実施の形態では、ダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂは、電位が固定されておらず、主ＭＩＭ容量素子部の周りのダミーＭＩＭ素子部により寄生浮遊容量が生じている。
【００７０】
ところが、本発明の第２の実施の形態ではダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂは、下部電極用金属膜３に接続するためのスルーホール７’により同時に下部電極用金属膜３にも接続されるように構成したので、ダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂの電位が固定され、主ＭＩＭ容量素子部の容量値のバラツキを抑えることができる。
【００７１】
さらに図１１ないし図１３は本発明の第２の実施の形態を示す工程概略断面図を示す。図１１までは、第１の実施の形態で示される工程概略断面図の図４ないし図７を経て形成されるので、説明を省略する。
【００７２】
つぎに、図１２に示すように、上部電極用金属膜パターン５Ａ，５Ｂおよび下部電極用金属膜３を形成した後、層間絶縁膜６を例えばプラズマＣＶＤ法で１５００ｎｍ程度堆積し、さらにその後ＣＭＰ法で平坦化を行う。その後、下部電極用金属膜３、上部電極用金属膜パターン５Ａに接続するためのスルーホール７’，７を開孔する。この際、下部電極用金属膜３へ接続するスルーホール７’は、下部電極用金属３上とダミーＭＩＭ素子の上部電極用金属膜パターン５Ｂ上とに跨るように開孔して形成する。
【００７３】
その後、図１３に示すように、従来の半導体装置と同様の方法で、スルーホール７’，７内に例えばＣＶＤ法を用いてタングステンなどの高融点材料を埋め込み、半導体基板表面に上部電極および下部電極を引き出すための上部電極用引き出し配線８および下部電極用引き出し配線８’をそれぞれ形成する。
【００７４】
以上のように本発明の第２の実施の形態で示す半導体装置の製造方法では、従来の方法と比べて新たにマスクを追加する必要がなく、製造工程を増やさずにダミーＭＩＭ素子部のパターンの電位の固定を行うことができる。
【００７５】
図１４は本発明の第３の実施の形態を示す概略断面図を示す。
【００７６】
この半導体装置は、図１４に示すように、半導体基板１上に下部電極用金属膜３、誘電体膜４、上部電極用金属膜パターン５Ａからなる主ＭＩＭ容量素子が構成されており、主ＭＩＭ容量素子の上部電極用金属膜パターン５Ａの周りにダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂが配置されている。ダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂは局所配線１０により下部電極用金属膜３と接続されている。
【００７７】
本発明の第１の実施の形態ではダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂは、電位が固定されておらず、主ＭＩＭ容量素子の周りのダミーＭＩＭ素子部により寄生浮遊容量が生じているが、本発明の第３の実施の形態ではダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂは、局所配線１０により下部電極用金属膜３に接続されるように構成され、局所配線１０は高融点金属が埋め込まれたスルーホール７’を介して下部電極引き出し電極８’に接続されている。そのため、ダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂが下部電極用金属膜３と同電位に固定され、主ＭＩＭ容量素子部の容量値のバラツキを抑えることができる。
【００７８】
下部電極用金属膜３へ接続するためのスルーホール７’は、本発明の第３の実施の形態ではダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂ上にコンタクトをとるように構成されているが、第１の実施の形態と同様に下部電極用金属膜３上にコンタクトをとるように形成してもその効果を損なうことはなく、同様の効果を得ることができる。
【００７９】
さらに図１５ないし図２０は本発明の第３の実施の形態を示す工程概略断面図を示す。
【００８０】
図１５までは、第１の実施の形態で示される工程概略断面図の図４ないし図６を経て形成されるので、説明を省略する。
【００８１】
つぎに、図１６に示すように、上部電極用金属膜パターン５Ａ，５Ｂを形成した後、半導体基板表面に局所配線となる金属膜１００として、例えばスパッタ法で、窒化チタン膜を２０ｎｍとチタン膜を１０ｎｍとを連続で堆積する。その後、リソグラフィー法でダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂと下部電極用金属膜３とを接続するための所望のレジストパターン２２を形成する。
【００８２】
つぎに、図１７に示すように、レジストパターン２２をエッチングマスクとして局所配線となる金属膜１００を異方性エッチングによりエッチングし、ダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂと下部電極用金属膜３とを局所配線１０で接続する。
【００８３】
つぎに、図１８に示すように、第１の実施の形態と同様の方法で、ＭＩＭ容量素子の下部電極を形成するためにリソグラフィー法を用いて、所望のパターン形状を有するレジストパターン２１を形成する。
【００８４】
つぎに、図１９に示すように、レジストパターン２１をエッチングマスクにして下部電極に相当するアルミニウム膜３０を異方性エッチングによりエッチングし、所望の下部電極用金属膜３のパターンを形成する。このとき、前工程で形成された局所配線１０は、レジストパターン２１により保護されるので、パターンが損傷することはない。
【００８５】
つぎに、図２０に示すように、第１の実施の形態と同様に層間絶縁膜６を例えば、プラズマＣＶＤ法で１５００ｎｍ程度堆積した後、ＣＭＰ法で研磨平坦化を行う。その後、下部電極用金属膜３、上部電極用金属膜パターン５Ａに接続するためのスルーホール７’，７を開孔する。この際、下部電極用金属膜３へ接続を図るために開孔されるスルーホール７’は、本実施の形態ではダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂ上にコンタクトをとっているが、第１の実施の形態と同様に下部電極用金属膜３上にコンタクトをとってもその効果を損なわない。その後、従来の半導体装置と同様の方法で、スルーホール７’，７内に例えばＣＶＤ法を用いてタングステンなどの高融点材料を埋め込み、半導体基板表面に上部電極および下部電極を引き出すための上部電極用引き出し配線８および下部電極用引き出し配線８’をそれぞれ形成する。
【００８６】
以上のように、本発明の第３の実施の形態で示す半導体装置の製造方法では、局所配線１０を用いてダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂのパターンと下部電極用金属膜３とを電気的に接続することにより、上部電極用金属膜パターン５Ｂを下部電極用金属膜３と同電位になるように構成したので、ダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂのパターンの電位が固定され、寄生浮遊容量を低減できる。さらには、下部電極用金属膜３へのスルーホール７はダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂ上にコンタクトをとるように形成したので、スルーホール開孔の際のエッチングでオーバーエッチング量を低減でき、ＭＩＭ容量素子の誘電体膜へ与えるプラズマダメージを低減することができ、信頼性や歩留まりを向上できる効果を有する。
【００８７】
【発明の効果】
以上、説明したように本発明の半導体装置によれば、容量を規定する主ＭＩＭ容量素子部の上部電極用金属膜パターンを形成する際に、主ＭＩＭ容量素子部の周りにダミーＭＩＭ素子部の上部電極用金属膜パターンを形成するようにしたので、主ＭＩＭ容量素子部の周りの環境が揃えられて、精度よくパターンを形成でき、ＭＩＭ容量素子の容量値のバラツキが低減され、高精度なＭＩＭ容量素子を得ることができる。
【００８８】
また、ダミーＭＩＭ素子部の上部電極用金属膜パターンの電位を固定すれば、主ＭＩＭ容量素子部の周りのダミーＭＩＭ素子部のパターンにより発生する寄生浮遊容量の影響を抑え、高精度なＭＩＭ容量を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体装置の一例を示す平面図である。
【図２】本発明の第１の実施の形態における半導体装置の他の例を示す平面図である。
【図３】本発明の第１の実施の形態における半導体装置の一例を示す概略断面図である。
【図４】本発明の第１の実施の形態における半導体装置の製造方法を示す工程概略断面図である。
【図５】本発明の第１の実施の形態における半導体装置の製造方法を示す工程概略断面図である。
【図６】本発明の第１の実施の形態における半導体装置の製造方法を示す工程概略断面図である。
【図７】本発明の第１の実施の形態における半導体装置の製造方法を示す工程概略断面図である。
【図８】本発明の第１の実施の形態における半導体装置の製造方法を示す工程概略断面図である。
【図９】本発明の第１の実施の形態における半導体装置の製造方法を示す工程概略断面図である。
【図１０】本発明の第２の実施の形態における半導体装置を示す概略断面図である。
【図１１】本発明の第２の実施の形態における半導体装置の製造方法を示す工程概略断面図である。
【図１２】本発明の第２の実施の形態における半導体装置の製造方法を示す工程概略断面図である。
【図１３】本発明の第２の実施の形態における半導体装置の製造方法を示す工程概略断面図である。
【図１４】本発明の第３の実施の形態における半導体装置を示す概略断面図である。
【図１５】本発明の第３の実施の形態における半導体装置の製造方法を示す工程概略断面図である。
【図１６】本発明の第３の実施の形態における半導体装置の製造方法を示す工程概略断面図である。
【図１７】本発明の第３の実施の形態における半導体装置の製造方法を示す工程概略断面図である。
【図１８】本発明の第３の実施の形態における半導体装置の製造方法を示す工程概略断面図である。
【図１９】本発明の第３の実施の形態における半導体装置の製造方法を示す工程概略断面図である。
【図２０】本発明の第３の実施の形態における半導体装置の製造方法を示す工程概略断面図である。
【図２１】従来の半導体装置を示す概略断面図である。
【図２２】従来の半導体装置の製造方法を示す工程概略断面図である。
【図２３】従来の半導体装置の製造方法を示す工程概略断面図である。
【図２４】従来の半導体装置の製造方法を示す工程概略断面図である。
【図２５】従来の半導体装置の製造方法を示す工程概略断面図である。
【図２６】ダミーＭＩＭ素子がない場合の光リソグラフィおよびドライエッチングの様子を示す模式図である。
【図２７】ダミーＭＩＭ素子がある場合の光リソグラフィおよびドライエッチングの様子を示す模式図である。
【符号の説明】
１半導体基板
２絶縁膜
３下部電極用金属膜
４誘電体膜
５Ａ，５Ｂ上部電極用金属膜パターン
６層間絶縁膜
７，７’ スルーホール
８下部電極用引き出し配線
８’ 上部電極用引き出し配線
１０局所配線
１０１下部電極
１０２，１０２’ スルーホール
１０３上部電極用金属膜パターン
１０４上部電極用金属膜パターン
１０５下部電極用引き出し配線
１０６上部電極用引き出し配線[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a case where a metal-insulator-metal (MIM) capacitance element composed of a metal-dielectric film-metal used for a semiconductor integrated circuit or the like, and particularly an analog / digital converter (A / D converter) is configured. The present invention relates to a semiconductor device having a capacitive element used for a semiconductor device, and relates to a high-precision MIM capacitive element.
[0002]
[Prior art]
When realizing a high-precision analog element, for example, an A / D converter, a capacitive element is formed on a multilayer wiring on a semiconductor substrate which is relatively far from the semiconductor substrate in order to avoid the influence of substrate noise. Techniques are being taken. Also, in order to achieve process consistency in a multilayer wiring process, it is common practice to form an MIM capacitor composed of three layers of a metal film, an insulating film, and a metal film.
[0003]
In this case, as the metal film of the MIM capacitive element, a metal film made of, for example, aluminum or the like, which forms a metal wiring layer in the multilayer wiring, is used. Further, as an insulating film (dielectric film) of the MIM capacitance element, an insulating film such as a plasma oxide film, which constitutes an interlayer insulating film of the multilayer wiring, is used.
[0004]
As an example showing this, there is a capacitance element for a semiconductor integrated circuit and a method of manufacturing the same as shown in FIGS. According to this, a metal film including at least a lower electrode metal film disposed on a semiconductor substrate via an insulating film and an upper electrode metal film disposed on the lower electrode metal film via a dielectric film. An insulating film-metal (MIM) type capacitance element is disclosed (for example, see Patent Document 1).
[0005]
FIG. 21 is a schematic sectional view showing a conventional semiconductor device having an MIM capacitive element. In this semiconductor device, as shown in FIG. 21, a metal film 3 for a lower electrode corresponding to a lower electrode of a MIM capacitive element is disposed on a semiconductor substrate 1 via an insulating film 2. Further, a dielectric film 4 is disposed so as to cover the lower electrode metal film 3. An upper electrode metal film 5 corresponding to the upper electrode of the MIM capacitor is disposed on the dielectric film 4, and the lower electrode metal film 3, the dielectric film 4, and the upper electrode metal film 5 are used to form the MIM capacitor. Is configured.
[0006]
Furthermore, an interlayer insulating film 6 is disposed thereon. The interlayer insulating film 6 is provided with a through hole 7 for connecting to the upper electrode metal film 5 and a through hole 7 'for connecting to the lower electrode metal film 3, respectively. A high melting point material such as tungsten is embedded. Then, an upper electrode lead-out wiring (lead-out electrode) 8 and a lower electrode lead-out wiring connected to the upper electrode metal film 5 and the lower electrode metal film 3 via the high melting point material in the through holes 7, 7 ', respectively. (Lead electrode) 8 'is arranged on the surface of the semiconductor substrate. The upper electrode lead wire 8 and the lower electrode lead wire 8 'are for drawing the upper electrode and the lower electrode of the MIM capacitive element to the surface of the semiconductor substrate through the high melting point material in the through holes 7, 7'. is there.
[0007]
FIG. 22 to FIG. 25 are schematic process sectional views showing a conventional method for manufacturing a semiconductor device.
[0008]
First, as shown in FIG. 22, an insulating film 2 made of a plasma oxide film is deposited on the surface of a semiconductor substrate 1 by, for example, a plasma CVD method or the like, and then a metal film of, for example, aluminum is deposited to a thickness of 700 nm. Thereafter, a desired resist pattern corresponding to the lower electrode of the MIM capacitor is formed, and using this as an etching mask, a metal film 3 for a lower electrode to be a lower electrode of the MIM capacitor is formed. Further, a dielectric film 4 of the MIM capacitive element is formed by depositing a plasma oxide film of about 150 nm by, for example, a plasma CVD method.
[0009]
Next, as shown in FIG. 23, a metal film of, for example, aluminum is deposited to a thickness of 200 nm. Thereafter, a desired resist pattern corresponding to the upper electrode of the MIM capacitor is formed, and using this as an etching mask, a metal film 5 for the upper electrode to be the upper electrode of the MIM capacitor is formed. Thus, an MIM capacitor composed of the upper electrode metal film 5, the dielectric film 4, and the lower electrode metal film 3 is formed. Further, an interlayer insulating film 6 is deposited thickly by, for example, a plasma CVD method, and the surface of the semiconductor substrate is flattened by using a CMP (chemical mechanical polishing) method or the like.
[0010]
Thereafter, as shown in FIG. 24, through holes 7, 7 'for electrically connecting the upper electrode metal film 5 and the lower electrode metal film 3 of the MIM capacitor are formed.
[0011]
Next, as shown in FIG. 25, after a high melting point material such as tungsten is buried in the through holes 7 and 7 'by, for example, the CVD method, the upper electrode and the lower electrode of the MIM capacitive element are taken out to the surface of the semiconductor substrate. The upper electrode lead-out wiring (lead-out metal electrode) 8 and the lower electrode lead-out wiring (lead-out metal electrode) 8 'are formed.
[0012]
[Patent Document 1]
JP-A-08-306862 (paragraph number 0006, FIG. 1)
[0013]
[Problems to be solved by the invention]
According to the conventional semiconductor device, as shown in FIG. 21, the capacitance value of the MIM capacitive element is defined by the pattern area of the upper electrode metal film 5. On the other hand, when the metal film 5 for the upper electrode of the MIM capacitor is formed, the distance between the metal film 5 for the upper electrode of the MIM capacitor and the surrounding pattern is not constant, so that the pattern accuracy of the metal film 5 for the upper electrode is reduced. As a result, the capacitance value of the MIM capacitive element varies.
[0014]
The above-mentioned peripheral pattern is a pattern formed on the same layer as the upper electrode metal film 5 and disposed around the same, for example, a pattern used as an upper electrode pattern or wiring of another MIM capacitive element. It is.
[0015]
Specifically, when forming the upper electrode of the MIM capacitance element, a dimensional difference between a dimension of a resist pattern formed in a lithography process and a design dimension may occur. Further, when etching is performed using the resist as a mask, a dimensional difference between the dimension of the resist pattern and the finished dimension after etching may further occur. In particular, in the conventional semiconductor device, since the upper electrode metal film 5 of the MIM capacitive element and the surrounding pattern are not kept constant, dimensional variations are likely to occur due to the influence of the surrounding pattern.
[0016]
Hereinafter, the fact that the pattern accuracy of the upper electrode metal film 5 is deteriorated because the distance between the upper electrode metal film 5 of the MIM capacitive element and the surrounding pattern is not constant will be described in detail.
[0017]
In the pattern formation using the optical lithography process and the dry etching, the main causes of the size difference from the mask size include the following (A) and (A).
[0018]
(A) Photolithography process (proximity effect, pattern density)
The light intensity of the target pattern is affected by the diffracted light when the neighboring patterns come close to each other, causing a dimensional difference from the mask dimension (proximity effect). As means for correcting this, a means called OPC (Optical Proximity Correct: proximity effect correction) is used to compensate for the dimensional difference in advance. For example, line width correction, space width correction, line end correction (such as hammerhead / serif), and corner correction are performed as necessary.
[0019]
Since the light intensity varies depending on the line width and the space width, a dimensional difference may occur even if the line width is different from the adjacent pattern even if the line width is the same.
[0020]
(A) Dry etching process (pattern density (microloading effect), resist shape)
In anisotropic etching by RIE (Reactive Ion Etching), ions are accelerated in the direction of the substrate to physically etch the workpiece, while depositing by-products on the sidewall of the workpiece. Thus, the etching proceeds while protecting the shape of the workpiece. When the resist shape is tapered, the etching proceeds while the resist bottom recedes (while being etched), so that the shape of the workpiece also becomes tapered, and the dimensional accuracy decreases. Therefore, it is necessary for the resist to maintain a vertical shape in order to perform highly accurate etching.
[0021]
In addition, in a place where there is no pattern around the workpiece, the supply of ions becomes excessive, and the side wall protection effect of by-products is reduced (etched). The shape becomes bad or the dimensional accuracy is reduced. Therefore, it is necessary to arrange the dummy pattern around the periphery at an appropriate distance so that the effect of the physical etching of ions and the effect of protecting the side wall of the by-product reactant do not become unbalanced.
[0022]
The present invention has been made to solve the above-described problems, and has as its object to provide a semiconductor device capable of suppressing variation in the capacitance value of an MIM capacitive element and obtaining a highly accurate MIM capacitive element. .
[0023]
Another object of the present invention is to form a metal film for an upper electrode of an MIM capacitor element with high precision and suppress variations in the capacitance value of the MIM capacitor element defined by the pattern area of the metal film for an upper electrode of the MIM capacitor element. It is an object of the present invention to provide a semiconductor device capable of obtaining a highly accurate MIM capacitor.
[0024]
[Means for Solving the Problems]
In order to solve the above problems, a semiconductor device according to the present invention includes a MIM capacitive element including three layers of a metal film for a lower electrode, a dielectric film, and a metal film for an upper electrode formed in a predetermined pattern on a semiconductor substrate. The MIM capacitive element has a pattern divided into a main MIM capacitive element that functions as a capacitive element and a dummy MIM element that is arranged around the main MIM capacitive element and does not function as a capacitive element. I have.
[0025]
In this way, when forming the main MIM capacitor element portion of the MIM capacitor element, the pattern dimensional accuracy of the main MIM capacitor element portion is improved, and variation in the capacitance value can be reduced.
[0026]
Further, in the semiconductor device of the present invention, it is preferable that the dummy MIM element is arranged so as to surround the periphery of the main MIM capacitance element.
[0027]
Further, in the semiconductor device of the present invention, the main MIM capacitor element portion and the dummy MIM element portion have their respective regions defined by the pattern of the upper electrode metal film, and the upper electrode metal film corresponding to the main MIM capacitor element portion. It is preferable that a metal film pattern for an upper electrode corresponding to the dummy MIM element portion is arranged at a fixed distance from the periphery of the film pattern.
[0028]
By doing so, the environment of the pattern around the main MIM capacitance element portion of the MIM capacitance element is further aligned, the pattern dimensional accuracy of the main MIM capacitance element portion is improved, and variation in capacitance value can be reduced.
[0029]
In the semiconductor device of the present invention, it is preferable that the potential of the dummy MIM element is fixed.
[0030]
In the semiconductor device of the present invention, it is preferable that the upper electrode metal film pattern corresponding to the dummy MIM element portion is connected in common to a contact connected to the lower electrode metal film, so that the potential is fixed. .
[0031]
In the semiconductor device of the present invention, it is preferable that the potential of the upper electrode metal film pattern corresponding to the dummy MIM element portion is fixed by being connected to the lower electrode metal film by local wiring.
[0032]
By doing so, in the case where only the pattern of the dummy MIM element portion is arranged around the pattern of the main MIM capacitance element portion, the parasitic floating caused by the pattern of the dummy MIM element portion around the main MIM capacitance element portion. The effect of the capacitance is suppressed, and a highly accurate MIM capacitance element can be obtained.
[0033]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. In all the drawings for describing the embodiments, components having the same functions are denoted by the same reference numerals, and repeated description thereof will be omitted.
[0034]
FIG. 1 is a top view of a semiconductor device according to the first embodiment of the present invention. As shown in FIG. 1, this semiconductor device has a rectangular shape corresponding to a main MIM capacitive element portion (functioning as an original capacitive element) of a MIM capacitive element above a central region of a lower electrode metal film 101 of the MIM capacitive element. The upper electrode metal film pattern 103 is disposed. Further, a dummy MIM element portion (not functioning as a capacitance element) having an arbitrary width is provided above the peripheral region of the metal film 101 for the lower electrode of the MIM capacitance element so as to surround the metal film pattern 103 for the upper electrode over the entire circumference. A corresponding rectangular annular upper electrode metal film pattern 104 is arranged. The upper electrode metal film pattern 104 corresponding to the dummy MIM element portion is arranged at a predetermined distance from the end of the upper electrode metal film pattern 103 corresponding to the main MIM capacitor element portion.
[0035]
Here, the above-mentioned fixed interval will be described. This interval is optically determined by the pattern size of the upper electrode metal film pattern 103 of the main MIM capacitor element portion and the line width of the dummy MIM element portion. However, optically, if the distance from the surrounding pattern is larger than 2 μm, the pattern can be regarded as an isolated pattern without being affected by the surrounding pattern. Therefore, an optimum distance generally exists within 2 μm.
[0036]
Reference numerals 102 and 102 'denote through holes for extracting the upper electrode metal film pattern 103 and the lower electrode metal film 101 to the surface of the semiconductor substrate. Reference numeral 105 denotes a lower electrode lead-out line connected to the lower electrode metal film 101 via the through hole 102 ', and reference numeral 106 denotes a lower electrode lead-out wiring connected to the upper electrode metal film pattern 103 via the through hole 102'. This is the lead wiring for the upper electrode.
[0037]
As described above, the pattern environment around the upper electrode metal film pattern 103 corresponding to the main MIM capacitor element portion of the MIM capacitor element is adjusted by using the upper electrode metal film pattern 104 corresponding to the dummy MIM element portion. The purpose is to improve the pattern accuracy of the upper electrode metal film pattern 103.
[0038]
Here, the point of adjusting the pattern environment around the upper electrode metal film pattern 103 using the upper electrode metal film pattern 104 will be described in detail.
[0039]
By arranging the dummy MIM element portion with a certain space from the main MIM capacitance element portion, the resist shape can be accurately formed with respect to the mask dimension, and the shape can be improved. By performing etching in this state, the CD (Critical Dimension) shift of the etched pattern can be suppressed by the effect of improving the resist shape and the effect of uniform pattern density. Desirably, an optimal space is selected to arrange the dummy MIM element section. The CD shift refers to a dimensional difference (shift amount) between a mask dimension and an etched (finished) dimension.
[0040]
In the present invention, the point is to improve the resist shape by arranging the dummy MIM element section at a certain fixed distance from the main MIM element section to make the light intensity distribution uniform and sharp. When the anisotropic etching is performed in this state, the following two effects can be obtained.
That is,
(A) Effect of good resist shape (vertical)
Since the etching proceeds while the resist maintains the vertical shape, the finished shape also becomes vertical. That is, dimensional fluctuation is small.
[0041]
(B) Effect of dummy MIM arrangement
Since etching proceeds while plasma ions are uniformly incident on each of the four sides of the main MIM capacitive element pattern and sub-components for side wall protection are uniformly deposited, the shape after etching becomes vertical and the dimensional shift is small. Become.
[0042]
(C) At this time, even if the main MIM capacitance element is not completely surrounded by the dummy MIM element, the presence of the dummy MIM element suppresses variation in the capacitance value of the MIM capacitance element, and achieves high accuracy. A certain effect can be obtained in obtaining the MIM capacitance element. However, strictly speaking, compared with the case where the pattern is completely surrounded (see FIG. 1), light leaks at the portion where the pattern is cut and the light intensity distribution changes, so it is desirable that the pattern is completely surrounded.
[0043]
Here, the effect of providing the dummy MIM element unit will be described with reference to the conceptual diagram of FIG.
[0044]
26A to 26C show a state of a conventional example without a dummy MIM element section, and FIG. 27 shows a state of an embodiment of the present invention having a dummy MIM element section.
[0045]
FIG. 26A shows an open space on the left side of the light shield (main MIM capacitor element) M1, and a light shield (not a dummy MIM element) M2 at a relatively wide interval on the right of the light shield M1. The cross section of the mask and the intensity distribution of light passing through the mask are shown.
[0046]
In the case where there is no dummy MIM element portion, the light intensity distribution on both sides of the light shield M1 constituting the main MIM element portion is asymmetric. In addition, the gradient of the intensity distribution is gentle. As a result, the shape of the resist exposed through the mask shown in FIG. 26A becomes a tapered shape as shown in FIG. Therefore, the electrode to be RIE-etched using the resist also has a tapered shape as shown in FIG. 26C, and the pattern accuracy with respect to the mask dimension is poor.
[0047]
On the other hand, FIG. 27A shows a cross section of a mask in which a light shielding body (dummy MIM element section) M3 is provided on both sides of a light shielding body (main MIM capacitance element section) M1 at a relatively small fixed interval. Shows the intensity distribution of light that has passed through.
[0048]
In the case where there is a dummy MIM element portion, the light intensity distribution on both sides of the light shield M1 constituting the main MIM element portion is symmetric. Moreover, the gradient of the intensity distribution is steep. As a result, the shape of the resist exposed through the mask shown in FIG. 27A is almost a right angle as shown in FIG. 27B, which is a good shape. Therefore, an electrode to be RIE-etched using a resist also has a substantially right-angled shape, a good shape, and a high pattern accuracy with respect to a mask dimension. In this case, there is an optimum value for the interval between the main MIM capacitor element pattern and the dummy MIM element pattern according to the size of the pattern of the main MIM capacitor element section and the width of the pattern of the dummy MIM element section. The optimum value is a point at which the light intensity distribution becomes sharper.
[0049]
As described above, the improvement in the dimensional shift depends on the effect of improving the resist shape and the effect of uniforming the pattern density. The effect of improving the resist shape is that etching proceeds while the resist shape remains vertical. The effect of uniform pattern density is that the etching and the deposition of the sidewall protective film are balanced. In other words, the etching proceeds while the resist shape is kept vertical, and the etching is balanced with the deposition of the wall protection film during the etching, so that the electrode is also etched while maintaining the vertical shape. As a result, the dimensional shift is improved. That is, the pattern accuracy is increased.
[0050]
FIG. 1 merely shows an example of a method of arranging the metal film pattern 104 for the upper electrode of the dummy MIM element. It is not limited to the example.
[0051]
For example, in the configuration illustrated in FIG. 2, the upper electrode metal film pattern (dummy pattern) 104 of the dummy MIM element portion is arranged to face each side of the upper electrode metal film pattern 103 corresponding to the main MIM capacitor element portion. The upper electrode metal film pattern 103 is arranged at a certain distance from each side of the upper electrode metal film pattern 103, but the upper electrode metal film pattern 104 is separated for each side.
[0052]
Even with such a configuration, the same effect as the pattern arrangement of the upper electrode metal film pattern 104 of the dummy MIM element in FIG. 1 can be obtained. That is, the upper electrode metal film pattern 104 does not need to surround the upper electrode metal film pattern 103 over the entire circumference, and may be divided.
[0053]
1 and 2, through holes 102 'and 102 are formed on the lower electrode metal film 101 of the MIM capacitor and the upper electrode metal film pattern 103 corresponding to the main MIM capacitor, respectively. The upper electrode and the lower electrode of the main MIM capacitance element portion are extracted from the surface of the semiconductor substrate by the extraction wiring 106 and the extraction wiring 105 for the lower electrode.
[0054]
FIG. 3 is a schematic cross-sectional view of the semiconductor device according to the first embodiment of the present invention, and is a cross-sectional view taken along line AA ′ in FIG.
[0055]
In FIG. 3, a main MIM capacitor element portion including a metal film 3 for a lower electrode, a dielectric film 4, and a metal film pattern 5A for an upper electrode is formed on a semiconductor substrate 1, and an upper electrode of the main MIM capacitor element portion is formed. A metal film pattern 5B for the upper electrode of the dummy MIM element portion is arranged around the metal film pattern 5A. Further, in order to take out the upper electrode metal film pattern 5A and the lower electrode metal film 3 onto the surface of the semiconductor substrate, the upper electrode lead-out line 8 and the lower electrode lead-out line 8 'are passed through the through holes 7, 7', respectively. Have. The metal film for the upper electrode of the MIM capacitance element is composed of the metal film pattern for the upper electrode 5A of the main MIM capacitance element part and the metal film pattern for the upper electrode 5B of the dummy MIM element part.
[0056]
4 to 9 are schematic sectional views showing the steps of a method for manufacturing a semiconductor device according to the first embodiment.
[0057]
As shown in FIG. 4, first, an insulating film 2 is deposited on the surface of the semiconductor substrate 1, and then an aluminum film 30 is formed by, for example, sputtering to form a lower electrode metal film corresponding to a lower electrode of the MIM capacitor. Deposit about 700 nm. Further, a plasma oxide film 40 formed by, for example, a plasma CVD method is deposited thereon to a thickness of about 120 nm to form a dielectric film (insulating film) of the MIM capacitor. In this case, even if a plasma nitride film or a plasma oxynitride film is used as the dielectric film of the MIM capacitor, the function as the dielectric film is not impaired.
[0058]
Next, as shown in FIG. 5, as a metal film corresponding to the upper electrode of the MIM capacitor, an aluminum film 50 is deposited to a thickness of about 200 nm by, for example, a sputtering method. Thereafter, a desired resist pattern 20 for forming an MIM capacitor having a main MIM capacitor and a dummy MIM capacitor is formed by lithography.
[0059]
Next, as shown in FIG. 6, using the resist pattern 20 as an etching mask, the aluminum film 50 serving as each upper electrode of the main MIM capacitive element portion and the dummy MIM device portion and the plasma oxide film 40 serving as the dielectric film are anisotropically. Etching to form a desired upper electrode metal film pattern 5A forming the main MIM capacitor element portion and a desired upper electrode metal film pattern 5B forming the dummy MIM element portion. A body film pattern is formed.
[0060]
Next, as shown in FIG. 7, a resist pattern 21 having a desired pattern shape is formed by using a lithography method to form a lower electrode of the MIM capacitive element.
[0061]
Next, as shown in FIG. 8, using the resist pattern 21 as an etching mask, the aluminum film 30 corresponding to the lower electrode is etched by anisotropic etching to form a desired pattern of the lower electrode metal film 3.
[0062]
Thereafter, as shown in FIG. 9, a plasma oxide film is deposited to a thickness of about 1500 nm as an interlayer insulating film 6 on the surface of the semiconductor substrate by, for example, a plasma CVD method or the like by a method similar to that of the conventional semiconductor device. After that, through holes 7, 7 'for connecting to the upper electrode metal film pattern 5A and the lower electrode metal film 3 are opened, and tungsten is formed in the through holes 7, 7' by using, for example, a CVD method. A high-melting-point material such as the above is buried to form an upper electrode lead-out line 8 and a lower electrode lead-out line 8 ′ for leading out an upper electrode and a lower electrode on the surface of the semiconductor substrate.
[0063]
As described above, the semiconductor device according to the first embodiment of the present invention can be obtained.
[0064]
According to the first embodiment of the present invention, a pattern of a dummy MIM element portion having an arbitrary width is arranged around a main MIM capacitance element portion so as to be spaced apart from an end of the main MIM capacitance element portion by a predetermined distance. Therefore, the pattern dimensional accuracy of the resist pattern serving as the main MIM capacitive element in the resist pattern 20 used when forming the main MIM capacitive element is improved. Note that the dimensional accuracy of the resist pattern is the dimensional accuracy of the light-shielding pattern formed on the reticle, but can ultimately be the design size.
[0065]
Further, when the upper electrode metal film pattern 5A is etched using the resist pattern 20 as an etching mask, at least the periphery of the upper electrode metal film pattern 5A is surrounded by the upper electrode metal film pattern 5B of the dummy MIM element portion. With this configuration, the pattern environment on each side of the main MIM capacitance element portion is made uniform, and is less affected by the surrounding patterns, and the upper electrode metal film pattern 5A of the main MIM capacitance element portion is accurately etched. Thus, it is possible to obtain a semiconductor device having a highly accurate MIM capacitance element while suppressing variation in capacitance value.
[0066]
It is desirable that the pattern environments on each side of the main MIM capacitive element be aligned so that the distance between the patterns 5A and 5B is constant, and furthermore, the intervals are optimal.
[0067]
FIG. 10 is a schematic sectional view showing a second embodiment of the present invention. In this semiconductor device, as shown in FIG. 10, a main MIM capacitor element portion including a lower electrode metal film 3, a dielectric film 4, and an upper electrode metal film pattern 5A is provided on a semiconductor substrate 1 via an insulating film 3. The upper electrode metal film pattern 5B of the dummy MIM element portion is arranged around the upper electrode metal film pattern 5A of the main MIM capacitor element portion. Further, in order to take out the upper electrode metal film pattern 5A and the lower electrode metal film 3 to the surface of the semiconductor substrate, the upper electrode lead-out wiring 8 and the lower electrode lead-out wiring 8 'are passed through the through holes 7, 7', respectively. Provided.
[0068]
The through-hole 7 'for connecting to the lower electrode metal film 3 is connected to the lower electrode 3 of the MIM capacitor element, and at the same time, for the upper electrode of the dummy MIM element portion arranged around the upper electrode metal film pattern 5A. Also connected to the metal film pattern 5B, the potential is fixed so that the potential of the upper electrode metal film pattern 5B of the dummy MIM element portion becomes the same as that of the lower electrode metal film 3.
[0069]
In the first embodiment of the present invention, the potential of the upper electrode metal film pattern 5B of the dummy MIM element section is not fixed, and the parasitic stray capacitance is reduced by the dummy MIM element section around the main MIM capacitor element section. Has occurred.
[0070]
However, in the second embodiment of the present invention, the upper electrode metal film pattern 5B of the dummy MIM element portion is simultaneously connected to the lower electrode metal film 3 by the through hole 7 'for connecting to the lower electrode metal film 3. Are also connected, the potential of the metal film pattern 5B for the upper electrode of the dummy MIM element section is fixed, and variation in the capacitance value of the main MIM capacitor element section can be suppressed.
[0071]
11 to 13 are schematic sectional views showing the steps of the second embodiment of the present invention. Up to FIG. 11 are formed through FIGS. 4 to 7 which are schematic cross-sectional views of the process shown in the first embodiment, and thus description thereof will be omitted.
[0072]
Next, as shown in FIG. 12, after the upper electrode metal film patterns 5A and 5B and the lower electrode metal film 3 are formed, an interlayer insulating film 6 is deposited to a thickness of about 1500 nm by, for example, a plasma CVD method, and then a CMP method. Is used for flattening. Thereafter, through holes 7 'and 7 for connecting to the lower electrode metal film 3 and the upper electrode metal film pattern 5A are formed. At this time, the through hole 7 'connected to the lower electrode metal film 3 is formed so as to extend over the lower electrode metal 3 and the upper electrode metal film pattern 5B of the dummy MIM element.
[0073]
Thereafter, as shown in FIG. 13, a high melting point material such as tungsten is buried in the through holes 7 'and 7 by using, for example, the CVD method in the same manner as in the conventional semiconductor device, and the upper electrode and the lower An upper electrode lead-out line 8 and a lower electrode lead-out line 8 ′ for leading out electrodes are formed.
[0074]
As described above, in the method of manufacturing a semiconductor device according to the second embodiment of the present invention, it is not necessary to add a new mask as compared with the conventional method, and the pattern of the dummy MIM element portion can be increased without increasing the number of manufacturing steps. Can be fixed.
[0075]
FIG. 14 is a schematic sectional view showing the third embodiment of the present invention.
[0076]
In this semiconductor device, as shown in FIG. 14, a main MIM capacitive element composed of a lower electrode metal film 3, a dielectric film 4, and an upper electrode metal film pattern 5A is formed on a semiconductor substrate 1, and the main MIM capacitor element is formed. An upper electrode metal film pattern 5B of the dummy MIM element portion is arranged around the upper electrode metal film pattern 5A of the capacitor. The upper electrode metal film pattern 5B of the dummy MIM element portion is connected to the lower electrode metal film 3 by a local wiring 10.
[0077]
In the first embodiment of the present invention, the potential of the metal film pattern 5B for the upper electrode of the dummy MIM element portion is not fixed, and a parasitic stray capacitance is generated by the dummy MIM element portion around the main MIM capacitance element. However, in the third embodiment of the present invention, the upper electrode metal film pattern 5B of the dummy MIM element portion is configured to be connected to the lower electrode metal film 3 by the local wiring 10, and the local wiring 10 It is connected to a lower electrode lead-out electrode 8 'through a through hole 7' in which a high melting point metal is embedded. For this reason, the upper electrode metal film pattern 5B of the dummy MIM element portion is fixed at the same potential as the lower electrode metal film 3, and variation in the capacitance value of the main MIM capacitor element portion can be suppressed.
[0078]
In the third embodiment of the present invention, the through-hole 7 'for connecting to the lower electrode metal film 3 is configured to make contact with the upper electrode metal film pattern 5B of the dummy MIM element portion. However, similar to the first embodiment, the same effect can be obtained without impairing the effect even if a contact is formed on the lower electrode metal film 3.
[0079]
FIGS. 15 to 20 are schematic sectional views showing the steps of the third embodiment of the present invention.
[0080]
Up to FIG. 15 are formed through FIG. 4 to FIG. 6 of the schematic process cross-sectional views shown in the first embodiment, and the description is omitted.
[0081]
Next, as shown in FIG. 16, after the metal film patterns 5A and 5B for the upper electrode are formed, a titanium nitride film having a thickness of 20 nm is formed on the surface of the semiconductor substrate as a metal film 100 to be a local wiring by, for example, a sputtering method. Is continuously deposited at 10 nm. Thereafter, a desired resist pattern 22 for connecting the upper electrode metal film pattern 5B and the lower electrode metal film 3 of the dummy MIM element portion is formed by lithography.
[0082]
Next, as shown in FIG. 17, using the resist pattern 22 as an etching mask, the metal film 100 to be a local wiring is etched by anisotropic etching to form the upper electrode metal film pattern 5B and the lower electrode metal film of the dummy MIM element portion. The film 3 is connected with the local wiring 10.
[0083]
Next, as shown in FIG. 18, a resist pattern 21 having a desired pattern shape is formed by lithography in order to form a lower electrode of the MIM capacitive element in the same manner as in the first embodiment. I do.
[0084]
Next, as shown in FIG. 19, the aluminum film 30 corresponding to the lower electrode is etched by anisotropic etching using the resist pattern 21 as an etching mask to form a desired pattern of the metal film 3 for the lower electrode. At this time, the local wiring 10 formed in the previous step is protected by the resist pattern 21, so that the pattern is not damaged.
[0085]
Next, as shown in FIG. 20, as in the first embodiment, an interlayer insulating film 6 is deposited to a thickness of about 1500 nm by, for example, a plasma CVD method, and then polished and planarized by a CMP method. Thereafter, through holes 7 'and 7 for connecting to the lower electrode metal film 3 and the upper electrode metal film pattern 5A are formed. At this time, in this embodiment, the through hole 7 ′ which is opened for connection to the lower electrode metal film 3 is in contact with the upper electrode metal film pattern 5 </ b> B of the dummy MIM element portion. Even if a contact is made on the lower electrode metal film 3 as in the first embodiment, the effect is not impaired. Thereafter, a high melting point material such as tungsten is buried in the through holes 7 'and 7 by using, for example, the CVD method in the same manner as in the conventional semiconductor device, and an upper electrode for extracting an upper electrode and a lower electrode from the surface of the semiconductor substrate. Lead wiring 8 and lower electrode lead wiring 8 'are formed.
[0086]
As described above, in the method of manufacturing a semiconductor device according to the third embodiment of the present invention, the pattern of the metal film pattern 5B for the upper electrode and the metal film 3 Are electrically connected to each other so that the upper electrode metal film pattern 5B has the same potential as that of the lower electrode metal film 3. Therefore, the pattern of the upper electrode metal film pattern 5B of the dummy MIM element portion is changed. The potential is fixed, and parasitic stray capacitance can be reduced. Further, since the through hole 7 to the lower electrode metal film 3 is formed so as to make contact with the upper electrode metal film pattern 5B in the dummy MIM element portion, the amount of over-etching by etching at the time of opening the through hole is increased. , The plasma damage to the dielectric film of the MIM capacitor can be reduced, and the reliability and the yield can be improved.
[0087]
【The invention's effect】
As described above, according to the semiconductor device of the present invention, when the metal film pattern for the upper electrode of the main MIM capacitor element defining the capacitance is formed, the dummy MIM element section is formed around the main MIM capacitor element section. Since the metal film pattern for the upper electrode is formed, the environment around the main MIM capacitive element is aligned, the pattern can be formed with high accuracy, the variation in the capacitance value of the MIM capacitive element is reduced, and the high precision is achieved. An MIM capacitor can be obtained.
[0088]
Further, if the potential of the metal film pattern for the upper electrode of the dummy MIM element is fixed, the influence of the parasitic stray capacitance generated by the pattern of the dummy MIM element around the main MIM capacitor is suppressed, and the MIM capacitor with high precision is formed. Can be obtained.
[Brief description of the drawings]
FIG. 1 is a plan view illustrating an example of a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a plan view showing another example of the semiconductor device according to the first embodiment of the present invention.
FIG. 3 is a schematic sectional view showing an example of the semiconductor device according to the first embodiment of the present invention.
FIG. 4 is a schematic cross-sectional view showing a step of the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
FIG. 5 is a schematic process cross-sectional view illustrating the method for manufacturing the semiconductor device in the first embodiment of the present invention.
FIG. 6 is a schematic process sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention.
FIG. 7 is a schematic cross-sectional view showing a step of the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
FIG. 8 is a schematic cross-sectional view showing a step of the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
FIG. 9 is a schematic cross-sectional view showing a step of the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
FIG. 10 is a schematic sectional view showing a semiconductor device according to a second embodiment of the present invention.
FIG. 11 is a schematic process sectional view illustrating the method of manufacturing the semiconductor device according to the second embodiment of the present invention.
FIG. 12 is a schematic cross-sectional view showing a step of the method for manufacturing a semiconductor device according to the second embodiment of the present invention.
FIG. 13 is a schematic process sectional view illustrating the method of manufacturing the semiconductor device according to the second embodiment of the present invention.
FIG. 14 is a schematic sectional view showing a semiconductor device according to a third embodiment of the present invention.
FIG. 15 is a schematic cross-sectional view showing a step of the method for manufacturing a semiconductor device according to the third embodiment of the present invention.
FIG. 16 is a schematic cross-sectional view showing a step of the method for manufacturing a semiconductor device according to the third embodiment of the present invention.
FIG. 17 is a schematic process sectional view illustrating the method of manufacturing the semiconductor device in the third embodiment of the present invention.
FIG. 18 is a schematic cross-sectional view showing a step of the method for manufacturing a semiconductor device according to the third embodiment of the present invention.
FIG. 19 is a schematic cross-sectional view showing a step of the method for manufacturing a semiconductor device according to the third embodiment of the present invention.
FIG. 20 is a schematic cross-sectional view showing a step of the method for manufacturing a semiconductor device according to the third embodiment of the present invention.
FIG. 21 is a schematic sectional view showing a conventional semiconductor device.
FIG. 22 is a schematic cross-sectional view showing a step of the method for manufacturing a conventional semiconductor device.
FIG. 23 is a schematic cross-sectional view showing a step of the conventional method for manufacturing a semiconductor device.
FIG. 24 is a schematic cross-sectional view showing a step of the method for manufacturing a conventional semiconductor device.
FIG. 25 is a schematic cross-sectional view showing a step of the conventional method for manufacturing a semiconductor device.
FIG. 26 is a schematic diagram showing a state of photolithography and dry etching when there is no dummy MIM element.
FIG. 27 is a schematic diagram showing a state of photolithography and dry etching when there is a dummy MIM element.
[Explanation of symbols]
1 semiconductor substrate
2 Insulating film
3 Metal film for lower electrode
4 Dielectric film
5A, 5B Metal film pattern for upper electrode
6 interlayer insulating film
7,7 'through hole
8 Leader wiring for lower electrode
8 'Leader wiring for upper electrode
10 Local wiring
101 Lower electrode
102, 102 'Through hole
103 Metal film pattern for upper electrode
104 Metal film pattern for upper electrode
105 Leader wiring for lower electrode
106 Leader wiring for upper electrode

Claims

A semiconductor device having an MIM capacitive element including three layers of a metal film for a lower electrode, a dielectric film, and a metal film for an upper electrode formed in a predetermined pattern on a semiconductor substrate,
The MIM capacitive element has a pattern divided into a main MIM capacitive element that functions as a capacitive element and a dummy MIM element that is disposed around the main MIM capacitive element and does not function as a capacitive element. A semiconductor device characterized by the above-mentioned.

2. The semiconductor device according to claim 1, wherein the dummy MIM element section is arranged so as to surround a periphery of the main MIM capacitance element section.

The respective regions of the main MIM capacitance element portion and the dummy MIM element portion are defined by the pattern of the upper electrode metal film, and a predetermined interval is set from the periphery of the upper electrode metal film pattern corresponding to the main MIM capacitance element portion. The semiconductor device according to claim 1, wherein a metal film pattern for an upper electrode corresponding to the dummy MIM element portion is arranged at a distance.

4. The semiconductor device according to claim 1, wherein the potential of the dummy MIM element is fixed.

5. The semiconductor according to claim 4, wherein the upper electrode metal film pattern corresponding to the dummy MIM element section is connected to a contact connected to the lower electrode metal film so that the potential is fixed. apparatus.

5. The semiconductor device according to claim 4, wherein the potential of the upper electrode metal film pattern corresponding to the dummy MIM element portion is fixed by being connected to the lower electrode metal film by local wiring.