KR20050002085A - Method for forming a floating gate in flash memory device - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 51
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 60
- 229920005591 polysilicon Polymers 0.000 claims abstract description 60
- 239000004065 semiconductor Substances 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000000151 deposition Methods 0.000 claims abstract description 3
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 230000008569 process Effects 0.000 claims description 28
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 238000002955 isolation Methods 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 3
- 238000005406 washing Methods 0.000 description 3
- 238000003917 TEM image Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 238000002149 energy-dispersive X-ray emission spectroscopy Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
Description
본 발명은 플래시 메모리 소자의 플로팅 게이트 형성방법에 관한 것으로, 특히 플로팅 게이트의 하부층인 제1 폴리실리콘막을 작은 크기의 그레인(grain) 주상(columnar) 구조를 갖도록 형성하기 위한 플래시 메모리 소자의 플로팅 게이트 형성방법에 관한 것이다.The present invention relates to a method of forming a floating gate of a flash memory device, and more particularly, to form a floating gate of a flash memory device for forming a first polysilicon film, which is a lower layer of the floating gate, to have a small grain columnar structure. It is about a method.
최근, 고집적화되는 난드(NAND) 플래시(flash) 메모리 소자를 구현함에 있어서 SA-STI(Self Aligned Shallow Trench Isolation) 공정이 이용되고 있다. 이로 인하여, 플로팅 게이트(floating gate)가 제1 및 제2 폴리실리콘막의 적층구조로 분할되어 형성되고 있다. 이때, 하부층인 제1 폴리실리콘막은 언도프트(undoped) 비정질 실리콘막으로 증착되는데, 후속 열공정으로 인하여 제1 폴리실리콘막의 그레인(grain)이 크게 형성된다.Recently, a self-aligned shallow trench isolation (SA-STI) process has been used to implement highly integrated NAND flash memory devices. For this reason, the floating gate is divided | segmented into the laminated structure of the 1st and 2nd polysilicon film, and is formed. At this time, the first layer of polysilicon is deposited as an undoped amorphous silicon film, and the grains of the first polysilicon film are large due to a subsequent thermal process.
도 10은 종래기술에 따라 형성된 제1 폴리실리콘막의 열공정후 결정화된 TEM 사진이다. 도 10에 도시된 바와 같이, 그레인 크기는 최소 약 200nm 이상이 된다. 이러한 크기는 게이트의 임계치수(Critical Demension; CD)의 두배를 넘는 크기이다. 이로써 메모리 셀에는 그레인 바운더리(grain boundary)가 존재하지 않거나, 특정 메모리 셀에서는 그레인 바운더리가 존재하기도 한다. 심할경우에는 쌍(twin)으로 그레인 바운더리가 존재하기도 한다. 이렇게 그레인의 크기가 커지게 되면 F-N 터널링(Fouler Nordheim tunneling)을 동작원리로 하는 플래시 메모리 소자의 메모리 셀들의 프로그램/소거(program/erase) 문턱전압(threshold voltage)의 변화가 커지게 된다.10 is a TEM image crystallized after the thermal process of the first polysilicon film formed according to the prior art. As shown in FIG. 10, the grain size is at least about 200 nm. This size is more than twice the critical dimension of the gate (CD). As a result, grain boundaries do not exist in memory cells, or grain boundaries exist in certain memory cells. In extreme cases, grain boundaries exist in twins. As the grain size increases, the program / erase threshold voltage of the memory cells of the flash memory device using F-N tunneling (Fouler Nordheim tunneling) operation principle increases.
예를 들면, 그레인 바운더리가 상대적으로 밀집된 특정 셀은 보통 수준의 셀보다 소거 동작속도가 더 빠르다. 즉 과소거된(over-erased) 셀이 된다. 상기와 같은 현상은 그레인 바운더리 지역에 존재하는 산화막 밸리(oxide valley)에서 상대적으로 과도한 인(phosporous; P) 농도로 기인된 포텐셜 베리어 높이 감소(potential barrier height reduction) 또는 일렉트론 트랩(electron trap) 현상 때문이다. 도 11은 터널 산화막의 표면에 형성된 산화막 지역에서의 인(P) 농도 분포를 나타내고 있다.For example, certain cells with relatively dense grain boundaries have faster erase operations than normal cells. It becomes an over-erased cell. Such phenomena are due to potential barrier height reduction or electron trap phenomena caused by relatively excessive phosphorus concentrations in the oxide valley in the grain boundary region. to be. Fig. 11 shows the distribution of phosphorus (P) concentration in the oxide film region formed on the surface of the tunnel oxide film.
따라서, 본 발명의 바람직한 실시예에서는 플로팅 게이트의 하부층인 제1 폴리실리콘막을 작은 크기의 그레인(grain) 주상(columnar) 구조를 갖도록 형성하는 데 그 목적이 있다. 기 위한 플래시 메모리 소자의 플로팅 게이트 형성방법에 관한 것이다.Accordingly, an object of the present invention is to form a first polysilicon film, which is a lower layer of the floating gate, to have a small grain columnar structure. The present invention relates to a floating gate forming method of a flash memory device.
도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 플로팅 게이트 형성방법을 설명하기 위하여 도시한 단면도들이다.1 to 7 are cross-sectional views illustrating a method of forming a floating gate of a flash memory device according to an exemplary embodiment of the present invention.
도 8a 및 도 8b는 작은 그레인(small grain) 적용에 따른 메모리 셀에서의 그레인 바운더리(grain boundary) 밀집도와 산화막 밸리(oxide valley)를 도시한 도면들이다.8A and 8B illustrate grain boundary densities and oxide valleys in memory cells according to small grain applications.
도 9는 주상(columnar)구조로 형성된 폴리실리콘막의 TEM 사진이다.9 is a TEM photograph of a polysilicon film formed in a columnar structure.
도 10은 종래기술에 따라 제1 폴리실리콘막 열공정후 결정화된 TEM 사진이다.10 is a TEM image crystallized after the first polysilicon film thermal process according to the prior art.
도 11은 일반적인 플로팅 게이트와 터널 산화막 간의 계면에서의 인(Phosporous) EDX 분석 결과도이다.FIG. 11 is a result of Phosporous EDX analysis at an interface between a typical floating gate and a tunnel oxide film. FIG.
〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
10 : 반도체 기판 12 : 터널 산화막10 semiconductor substrate 12 tunnel oxide film
14 : 제1 폴리실리콘막 16 : 패드 질화막14 first polysilicon film 16 pad nitride film
18 : 트렌치 20 : 월 산화막18: trench 20: month oxide film
22 : HDP 산화막 24 : 소자 분리막22: HDP oxide film 24: device isolation film
26 : 제2 폴리실리콘막 28 : 플로팅 게이트26: second polysilicon film 28: floating gate
본 발명의 일측면에 따르면, 터널 산화막이 형성된 반도체 기판이 제공되는 단계와, 상기 터널 산화막과의 계면에서의 그레인 바운더리를 일정하게 가져가고, 그레인이 주상구조로 성장되도록 상기 터널 산화막 상에는 제1 폴리실리콘막이 형성되는 단계와, 상기 제1 폴리실리콘막 상에는 제2 폴리실리콘막이 증착되는 단계와, 상기 제2 폴리실리콘막을 패터닝하여 상기 제1 폴리실리콘막과 상기 제2 폴리실리콘막으로 이루어진 플로팅 게이트가 형성되는 단계를 포함하는 플로팅 게이트 형성방법을 제공한다.According to one aspect of the present invention, there is provided a semiconductor substrate having a tunnel oxide film formed thereon, and having a grain boundary at an interface with the tunnel oxide film constantly, and having a first poly structure on the tunnel oxide film so that the grain grows in a columnar structure. Forming a silicon film, depositing a second polysilicon film on the first polysilicon film, and patterning the second polysilicon film to form a floating gate including the first polysilicon film and the second polysilicon film. It provides a floating gate forming method comprising the step of forming.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.
도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 플로팅 게이트 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 1 내지 도 7에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소이다.1 to 7 are cross-sectional views illustrating a method of forming a floating gate of a flash memory device according to an exemplary embodiment of the present invention. Here, the same reference numerals among the reference numerals shown in FIGS. 1 to 7 are the same components having the same function.
도 1을 참조하면, 전처리 세정공정에 의해 세정된 반도체 기판(10)이 제공된다. 상기 전처리 세정공정은 DHF(Diluted HF)로 세정한 후 SC-1(NH4OH/H2O2/H2O)로실시되거나, BOE(Buffer Oxide Etchant)로 세정한 후 SC-1로 순차적으로 실시될 수 있다. 상기 전처리 세정공정후, 웰(well; 미도시) 형성용 이온주입공정과 문턱전압 조절용 이온주입공정이 실시된다. 이때, 상기 이온주입공정들은 희생 산화막(sacrificial oxide; 미도시)을 스크린 산화막(screen oxide)으로 이용하여 실시된다. 이로써, 반도체 기판(10)에는 웰 영역이 형성된다. 상기 이온주입공정들이 완료된 후, 반도체 기판(10) 상에는 터널 산화막(12)이 형성된다. 한편, 도시되진 않았지만, 고전압 트랜지스터가 형성될 영역에는 고전압 게이트 산화막(high voltage gate oxide; 미도시)이 형성될 수 있다.Referring to FIG. 1, a semiconductor substrate 10 cleaned by a pretreatment cleaning process is provided. The pretreatment washing process is performed with DHF (Diluted HF) followed by SC-1 (NH 4 OH / H 2 O 2 / H 2 O), or with BOE (Buffer Oxide Etchant) followed by SC-1 It can be carried out as. After the pretreatment cleaning process, an ion implantation process for forming a well and an ion implantation process for adjusting a threshold voltage are performed. In this case, the ion implantation process is performed using a sacrificial oxide (not shown) as a screen oxide. As a result, a well region is formed in the semiconductor substrate 10. After the ion implantation processes are completed, the tunnel oxide film 12 is formed on the semiconductor substrate 10. Although not shown, a high voltage gate oxide (not shown) may be formed in a region where a high voltage transistor is to be formed.
상기 터널 산화막(12)이 형성된 후, 상기 터널 산화막(12) 상에는 제1 폴리실리콘막(14)이 증착된다. 이때, 상기 제1 폴리실리콘막(14)은 작은 크기로 그레인이 주상(columnar) 구조의 결정형태로 성장되어 증착되는 것이 바람직하다. 여기서, 그레인 크기는 300Å 이하가 되도록 한다. 이를 위해, 상기 제1 폴리실리콘막(14)은 600℃ 내지 640℃의 온도범위 내에서 언도프트 폴리실리콘막으로 증착된다. 또한, 제1 폴리실리콘막(14)은 SiH4가스를 소오스 가스로 하여 0.1Torr 내지 1Torr의 압력범위내에서 LP-CVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착된다. 이러한 공정과정을 통해 제1 폴리실리콘막(14)는 도 9와 같이 작은 그레인 크기를 갖는 주상 구조로 형성된다. 이와 같이 작은 그레인을 형성함으로써 도 8a에 도시된 바와 같이 그레인 바운더리 밀집도와 산화막 밸리가 도 8b에 비해 개선됨을 알 수 있다. 또한, 제1 폴리실리콘막(14)은 상부 표면의 거칠기(roughness)를 안정화시키기 위하여 실시되는 후속 CMP(Chemical Mechanical Polishing) 공정(도 2참조)을 고려하여 목표치 두께보다 두껍게 증착되도록 하는 것이 바람직하다. 예컨대, 제1 폴리실리콘막(14)은 1000Å 내지 2000Å의 두께로 증착된다.After the tunnel oxide film 12 is formed, a first polysilicon film 14 is deposited on the tunnel oxide film 12. At this time, the first polysilicon film 14 is preferably a small size grain is grown in the form of a columnar (columnar) crystals are deposited. Here, the grain size is 300 kPa or less. To this end, the first polysilicon film 14 is deposited as an undoped polysilicon film within a temperature range of 600 ° C to 640 ° C. In addition, the first polysilicon film 14 is deposited by low pressure chemical vapor deposition (LP-CVD) in a pressure range of 0.1 Torr to 1 Torr using SiH 4 gas as the source gas. Through this process, the first polysilicon layer 14 is formed in a columnar structure having a small grain size as shown in FIG. 9. By forming such small grains, it can be seen that the grain boundary density and the oxide film valley are improved as compared with FIG. 8B as shown in FIG. 8A. In addition, it is preferable that the first polysilicon film 14 be deposited thicker than the target thickness in consideration of a subsequent CMP (Chemical Mechanical Polishing) process (see FIG. 2) performed to stabilize the roughness of the upper surface. . For example, the first polysilicon film 14 is deposited to a thickness of 1000 kPa to 2000 kPa.
도 2를 참조하면, 도 1에서 증착된 제1 폴리실리콘막(14)은 CMP 공정을 통해 연마되고, 이로 인하여, 잔류되는 상기 제1 폴리실리콘막(14)의 최종 두께는 300Å 내지 500Å이 되도록 한다. 그런 다음, 상기 제1 폴리실리콘막(14) 상에 패드 질화막(16)이 증착된다. 이때, 패드 질화막(pad nitride; 16)은 LP-CVD 방식으로 700Å 내지 1200Å, 바람직하게는 1000Å의 두께로 증착된다.Referring to FIG. 2, the first polysilicon film 14 deposited in FIG. 1 is polished through a CMP process, and thus the final thickness of the remaining first polysilicon film 14 is 300 kPa to 500 kPa. do. Then, a pad nitride film 16 is deposited on the first polysilicon film 14. In this case, the pad nitride layer 16 is deposited to a thickness of 700 kV to 1200 kW, preferably 1000 kW by the LP-CVD method.
도 3을 참조하면, 도 2에서 패드 질화막(16)이 형성된 후, 상기 반도체 구조물층이 형성된 반도체 기판(10) 상에는 포토레지스트(photoresist)가 도포되고, 포토 마스크(photo mask)를 이용한 노광공정 및 현상공정에 의해 소자분리마스크(미도시)가 형성된다. 상기 소자분리마스크를 이용한 식각공정을 통해 패드 질화막(16), 제1 폴리실리콘막(14), 터널 산화막(12) 및 반도체 기판(10)이 식각된다. 이로써, 반도체 기판(10)에는 STI(Shallow Trench Isolation) 구조의 트렌치(trench; 18)이 형성된다. 이때, 트렌치(18)은 내부면의 경사각이 80° 내지 88°가 되도록 형성되는 것이 바람직하다.Referring to FIG. 3, after the pad nitride layer 16 is formed in FIG. 2, a photoresist is coated on the semiconductor substrate 10 on which the semiconductor structure layer is formed, and an exposure process using a photo mask and A device isolation mask (not shown) is formed by the developing process. The pad nitride layer 16, the first polysilicon layer 14, the tunnel oxide layer 12, and the semiconductor substrate 10 are etched through an etching process using the device isolation mask. As a result, a trench 18 having a shallow trench isolation (STI) structure is formed in the semiconductor substrate 10. At this time, the trench 18 is preferably formed such that the inclination angle of the inner surface is 80 ° to 88 °.
도 4를 참조하면, 도 3에서 트렌치(18)가 형성된 후, 노출되는 상기 트렌치(18), 터널 산화막(12) 및 제1 폴리실리콘막(14)의 내부면에는 월 산화막(wall oxide; 20)이 형성된다. 이때, 월 산화막(20)은 건식 또는 습식산화방식으로 형성될 수 있다. 예컨대, 월 산화막(20)은 제1 폴리실리콘막(14)의 재결정화를 방지하기 위하여 800℃ 내지 900℃의 온도범위내에서 형성되며, 모니터링 웨이퍼 타겟(monitoring wafer target) 기준으로 30Å 내지 100Å의 두께로 형성되는 것이 바람직하다. 그런 다음, 상기 트렌치(18) 내부에는 보이드(void)가 발생되지 않도록 소자 분리막(24; 도 6참조)용 HDP(High Density Plasma) 산화막(22)이 갭 필링(gap filling)된다. 이때, HDP 산화막(22)은 4000Å 내지 10000Å 정도의 두께로 증착된다.Referring to FIG. 4, after the trench 18 is formed in FIG. 3, wall oxides 20 are formed on the inner surfaces of the trench 18, the tunnel oxide film 12, and the first polysilicon film 14 that are exposed. ) Is formed. In this case, the wall oxide film 20 may be formed by a dry or wet oxidation method. For example, in order to prevent recrystallization of the first polysilicon film 14, the wall oxide film 20 is formed in a temperature range of 800 ° C. to 900 ° C., and has a thickness of 30 μm to 100 μm based on a monitoring wafer target. It is preferably formed in thickness. Then, the HDP (High Density Plasma) oxide film 22 for the device isolation layer 24 (see FIG. 6) is gap-filled so that voids do not occur in the trench 18. At this time, the HDP oxide film 22 is deposited to a thickness of about 4000 kPa to 10,000 kPa.
도 5를 참조하면, 도 4에서 HDP 산화막(22)이 형성된 후, 패드 질화막(16)을 베리어(barrier)로 이용한 CMP 공정을 통해 전체 구조 상부는 평탄화된다. 이때, 평탄화되는 전체 구조 상부는 웨이퍼 전면에 걸쳐 균일한 EFT(Effective Field Thickness)를 가지도록 평탄화되는 것이 바람직하다.Referring to FIG. 5, after the HDP oxide layer 22 is formed in FIG. 4, the upper portion of the entire structure is planarized through a CMP process using the pad nitride layer 16 as a barrier. At this time, it is preferable that the entire structure to be planarized to have a uniform effective field thickness (EFT) over the entire wafer surface.
도 6을 참조하면, 도 5에서 평탄화공정이 실시된 후, 패드 질화막(16)을 제거하기 위한 스트립 공정(strip)이 실시된다. 이로써, 소자 분리막(24)가 형성된다. 상기 스트립 공정후, 노출되는 제1 폴리실리콘막(14)의 상부 표면에 형성된 자연 산화막을 제거하기 위하여 전처리 세정공정이 실시된다. 이때, 상기 전처리 세정공정은 SC-1(NH4OH/H2O2/H2O)로 세정한 후 DHF(Diluted HF; HF:H2O이 1:50)로 실시된다. 그런 다음, 전체 구조 상부에는 제2 폴리실리콘막(26)이 증착된다. 이때, 제2 폴리실리콘막(26)은 SiH4가스, 또는 Si2H6가스와 PH3가스의 혼합가스를 소오스 가스로 하여 510℃ 내지 550℃ 온도와 0.1Torr 내지 3Torr의 압력범위내에서LP-CVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착된다. 또한, 제2 폴리실리콘막(26)은 도프트(doped) 폴리실리콘막으로 증착되며, 도핑되는 인 농도는 1.0E20atoms/cc 내지 2.0E20atoms/cc 정도의 도핑 레벨(level)을 부여하여 1000Å 내지 2000Å으로 증착된다.Referring to FIG. 6, after the planarization process is performed in FIG. 5, a strip process for removing the pad nitride layer 16 is performed. As a result, the device isolation film 24 is formed. After the strip process, a pretreatment cleaning process is performed to remove the native oxide film formed on the upper surface of the exposed first polysilicon film 14. At this time, the pretreatment washing step is performed by washing with SC-1 (NH 4 OH / H 2 O 2 / H 2 O) followed by DHF (Diluted HF; HF: H 2 O is 1:50). Then, a second polysilicon film 26 is deposited over the entire structure. At this time, the second polysilicon film 26 is made of SiH 4 gas, or a mixture gas of Si 2 H 6 gas and PH 3 gas as a source gas, and the LP is within a pressure range of 510 ° C to 550 ° C and a pressure of 0.1 Torr to 3 Torr. It is deposited by a low pressure chemical vapor deposition (CVD) method. In addition, the second polysilicon film 26 is deposited as a doped polysilicon film, and the doped phosphorus concentration is about 1000 Pa to 2000 Pa by giving a doping level of about 1.0E20 atoms / cc to 2.0E20 atoms / cc. Is deposited.
도 7을 참조하면, 도 6에서 제2 폴리실리콘막(26)이 증착된 후, 리소그래피(lithography) 공정을 통해 플로팅 게이트(28)가 형성된다. 이때, 플로팅 게이트(28)는 외측벽이 수직 또는 약간의 경사를 갖도록 식각되어 형성된다. 이로써, 인접한 플로팅 게이트(미도시) 과의 스페이스(space)를 확보하는 것이 가능하다.Referring to FIG. 7, after the second polysilicon layer 26 is deposited in FIG. 6, a floating gate 28 is formed through a lithography process. At this time, the floating gate 28 is formed by etching so that the outer wall has a vertical or slight inclination. As a result, it is possible to secure a space with an adjacent floating gate (not shown).
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 바와 같이, 본 발명에 의하면, 비교적 고온에서 증착공정을 실시하여 작은 그레인 크기의 주상 구조로 성장된 제1 폴리실리콘막을 증착함으로써 메모리 셀당 존재하는 그레인 밀도(density)를 균등하게 가져가 메모리 셀 간 프로그램/소거의 문턱전압의 변화를 감소시킬 수 있다. 이로써, 반도체 소자의 동작특성을 개선시킬 수 있다.As described above, according to the present invention, a deposition process is performed at a relatively high temperature to deposit a first polysilicon film grown in a columnar structure having a small grain size, so that the grain density existing per memory cell is equally taken into account. It is possible to reduce the change in the threshold voltage of the liver program / erase. As a result, the operating characteristics of the semiconductor device can be improved.
또한, 본 발명에 의하면, 제1 폴리실리콘막이 증착된 후, CMP 공정을 통해 상기 제1 폴리실리콘막의 상부를 평탄화하여 표면 거칠기를 안정화시킴으로써 리텐션(retention) 특성을 향상시킬 수 있다.In addition, according to the present invention, after the first polysilicon film is deposited, the retention property may be improved by planarizing an upper portion of the first polysilicon film through a CMP process to stabilize surface roughness.
또한, 본 발명에 의하면, SA-STI(Self Aligned Shallow Trench Isolation) 공정의 적용에 따라 월 산화공정에 의해 트렌치 모서리(corner)에 원하는 두께 보다 작게 증착되는 게이트 산화막 얇아짐 현상을 방지할 수 있다. 또한, 임계치수(Critical Demension) 만큼의 활성영역을 확보할 수 있어 소자의 리텐션 패일(fail)이나 빠른 소거 동작 등의 전기적인 특성이 개선되어 신뢰성을 확보할 수 있다.In addition, according to the present invention, the gate oxide film thinning may be prevented from being deposited at a trench corner smaller than a desired thickness by a monthly oxidation process according to the application of a self aligned shallow trench isolation (SA-STI) process. In addition, since an active area corresponding to a critical dimension can be secured, electrical characteristics such as retention failure and fast erase of the device can be improved, thereby ensuring reliability.
또한, 본 발명에 의하면, 노출되는 터널 산화막을 보호하도록 월 산화막을 형성하여 터널 산화막의 공격을 방지함으로써 채널 폭(channel width) 내에서의 균일한 터널 산화막을 형성할 수 있다.In addition, according to the present invention, a wall oxide film is formed to protect the exposed tunnel oxide film to prevent attack of the tunnel oxide film, thereby forming a uniform tunnel oxide film within a channel width.
또한, 본 발명에 의하면, 복잡한 공정 및 장비의 추가 소요없이 기존의 장비와 공정을 이용하여 낮은 비용(low cost)와 높은 신뢰성(high reliability)를 가지는 반도체 소자를 형성할 수 있다.In addition, according to the present invention, a semiconductor device having low cost and high reliability can be formed using existing equipment and processes without additional complicated processes and equipment.
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030043396A KR20050002085A (en) | 2003-06-30 | 2003-06-30 | Method for forming a floating gate in flash memory device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030043396A KR20050002085A (en) | 2003-06-30 | 2003-06-30 | Method for forming a floating gate in flash memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050002085A true KR20050002085A (en) | 2005-01-07 |
Family
ID=37217644
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030043396A KR20050002085A (en) | 2003-06-30 | 2003-06-30 | Method for forming a floating gate in flash memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050002085A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009041781A2 (en) * | 2007-09-27 | 2009-04-02 | Jusung Engineering Co., Ltd. | Polysilicon film and method of forming the same, flash memory device and manufacturing method using the same |
| KR100933831B1 (en) * | 2006-09-06 | 2009-12-24 | 주식회사 하이닉스반도체 | Floating gate formation method of flash memory device |
-
2003
- 2003-06-30 KR KR1020030043396A patent/KR20050002085A/en not_active Application Discontinuation
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| WO2009041781A3 (en) * | 2007-09-27 | 2009-05-28 | Jusung Eng Co Ltd | Polysilicon film and method of forming the same, flash memory device and manufacturing method using the same |
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