KR20050001637A - Transient voltage suppressors and its manufacturing method - Google Patents
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Abstract
Description
본 발명은 과도 전압 억제 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게 설명하면 과도 전압을 억제하는 동시에, 고주파수대의 시그널 손실도 억제할 수 있는 과도 전압 억제 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transient voltage suppression element and a method for manufacturing the same. More specifically, the present invention relates to a transient voltage suppression element capable of suppressing a transient voltage and suppressing signal loss at a high frequency band, and a method of manufacturing the same.
도 1a를 참조하면, 종래 과도 전압 억제 소자의 동작 원리 및 회로 구성도가 도시되어 있다.Referring to FIG. 1A, a principle of operation and a circuit diagram of a conventional transient voltage suppressor are shown.
도시된 바와 같이 일측에 과도 전압 억제 소자(2')(예를 들면, 바리스터, 타이리스터, 다이오드(정류/제너))가 부하(4')와 함께 병렬로 연결되어 있고, 그 과도 전압 억제 소자(2')의 일측은 접지되어 있다.As shown, a transient voltage suppressor 2 '(e.g., a varistor, a thyristor, a diode (rectifier / zener)) is connected in parallel with the load 4' on one side thereof, and the transient voltage suppressor One side of 2 'is grounded.
따라서, 부하(4')에서 요구되는 전압 이상의 과도 전압이 입력될 경우, 이 과도 전압에 의한 과도 전류는 과도 전압 억제 소자(2')를 통하여 흐르고, 클램프되어 안정화된 저전압만이 부하(4')에 인가됨으로써, 그 부하(4')가 과도 전압으로부터 안전하게 보호된다.Therefore, when a transient voltage higher than the voltage required by the load 4 'is input, the transient current caused by the transient voltage flows through the transient voltage suppression element 2', and only the low voltage clamped and stabilized load 4 '. ), The load 4 'is securely protected from the transient voltage.
한편, 도 1b를 참조하면, 입력단에서 일정 주파수대의 시그널이 입력되었을 경우 과도 전압 억제 소자(2')가 캐패시터로 작용하는 상태가 도시되어 있다.Meanwhile, referring to FIG. 1B, the transient voltage suppression element 2 ′ acts as a capacitor when a signal of a predetermined frequency band is input at the input terminal.
도시된 바와 같이 일정 주파수대의 시그널이 입력되었을 경우, 상기 과도 전압 억제 소자(2')는 마치 캐패시터와 같은 작용을 하여 시그널을 대략 시정수 t1만큼 후퇴 왜곡시킨다. 즉, 입력 시그널에서 대략 t1 만큼 시그널의 피크 전압이 후퇴한다. 통상의 시정수는 목표점의 대략 63.2% 정도에 이르렀을 때를 말하지만, 여기서는 이해의 편의를 의해 목표점에 거의 근접했을 때를 시정수 t1으로 한다.As shown in the figure, when a signal of a predetermined frequency band is input, the transient voltage suppressor 2 'acts as a capacitor and distorts the signal by approximately a time constant t1. That is, the peak voltage of the signal retreats by approximately t1 from the input signal. The normal time constant refers to the time when it reaches about 63.2% of the target point. However, the time constant t1 is referred to here as the time of close proximity to the target point for convenience of understanding.
더불어, 도 1c를 참조하면, 시정수보다 폭이 작은 시그널이 입력되었을 경우 출력단에서 나타나는 파형이 도시되어 있다.In addition, referring to FIG. 1C, a waveform appearing at an output terminal when a signal having a width smaller than a time constant is input is illustrated.
도시된 바와 같이 예를 들어 일정 주파수대의 5V 시그널이 시정수 t1보다 작은 시간을 가지며 입력되었을 경우, 그 5V 시그널은 시정수 t1에 의해 예를 들면 3V의 극히 짧은 시간동안만 나타날 수 있다. 그러면, 비록 5V 시그널이 입력되었지만, 부하(4')에서는 이 시그널이 무시됨으로써, 부하(4')의 오동작을 유발하게 된다.As shown, for example, when a 5V signal of a certain frequency band is input with a time less than the time constant t1, the 5V signal can only appear for an extremely short time of, for example, 3V by the time constant t1. Then, although the 5V signal is input, this signal is ignored at the load 4 ', causing a malfunction of the load 4'.
한편, 상기와 같은 시정수 t1은 과도 전압 소자의 캐패시턴스에 비례하므로, 그 캐패시턴스를 저하시키면 어느 정도 해결할 수 있다. 좀더 구체적으로 설명하면, 위의 캐패시턴스는 반도체에 주입되는 불순물의 농도의 비례하므로 그 불순물의 농도를 저농도로 하면 캐패시턴스를 낮추고 시정수를 작게 할 수 있다. 그러나 이 경우 과도 전압 억제 소자의 항복 전압이 불순물의 농도에 비례함으로써, 큰 항복 전압을 얻을 수 없는 문제가 발생한다. 역으로, 그 항복 전압을 만족시키기 위해 불순물의 농도를 고농도로 할 경우에는 시정수가 커져 입력 시그널이 왜곡되는 문제가 발생한다. 따라서, 상기 과도 전압 억제 소자의 캐패시턴스와 항복 전압의 관계는 트레이드 오프(trade off) 관계라 할 수 있다.On the other hand, since the time constant t1 as described above is proportional to the capacitance of the transient voltage element, the capacitance can be solved to some extent. In more detail, since the capacitance is proportional to the concentration of impurities injected into the semiconductor, if the concentration of the impurities is low, the capacitance can be reduced and the time constant can be reduced. However, in this case, since the breakdown voltage of the transient voltage suppression element is proportional to the concentration of the impurity, a large breakdown voltage cannot be obtained. On the contrary, when the impurity concentration is high to satisfy the breakdown voltage, the time constant becomes large, which causes a problem of distorting the input signal. Therefore, the relationship between the capacitance of the transient voltage suppression element and the breakdown voltage may be referred to as a trade off relationship.
또한, 종래의 과도 전압 억제 소자는 대부분 리드프레임(lead frame)을 이용한 몰드 타입(mold type)의 패키지로서 그 부피가 커 실장 밀도를 떨어트리고, 또한 그 실장 방법 및 제조 방법이 복잡해지는 문제도 있다.In addition, most of the conventional transient voltage suppression element is a mold type package using a lead frame, which has a large volume, which lowers the mounting density, and also causes the mounting method and manufacturing method to be complicated. .
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 본 발명의 목적은 과도 전압을 억제하는 동시에, 고주파수대의 시그널 손실도 억제할 수 있는 과도 전압 억제 소자 및 그 제조 방법을 제공하는데 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and an object of the present invention is to provide a transient voltage suppression element capable of suppressing a transient voltage and also suppressing a signal loss of a high frequency band and a method of manufacturing the same. have.
본 발명의 다른 목적은 리드프레임을 이용한 몰드 타입이 아닌 플립 칩 타입으로 제조하여 그 부피를 최소화하고, 실장 밀도를 높일 수 있는 과도 전압 억제 소자 및 그 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a transient voltage suppression device and a method for manufacturing the same, which are manufactured in a flip chip type rather than a mold using a lead frame, thereby minimizing its volume and increasing a mounting density.
본 발명의 또다른 목적은 전류 통로를 최대한 많이 확보하여 전류의 흐름성을 개선할 수 있는 과도 전압 억제 소자 및 그 제조 방법을 제공하는데 있다.It is another object of the present invention to provide a transient voltage suppression element and a method for manufacturing the same, which can improve current flow by securing as many current paths as possible.
도 1a는 종래 과도 전압 억제 소자의 동작 원리를 도시한 회로 구성도이고, 도 1b는 입력단에서 시그널이 입력되었을 경우 과도 전압 억제 소자가 캐패시터로 작용하는 상태를 도시한 회로 구성도이며, 도 1c는 시정수보다 작은 시그널이 입력되었을 경우 출력단에서 나타나는 파형을 도시한 파형도이다.FIG. 1A is a circuit diagram showing a principle of operation of a conventional transient voltage suppressor. FIG. 1B is a circuit diagram illustrating a state in which a transient voltage suppressor acts as a capacitor when a signal is input at an input terminal. This waveform diagram shows the waveform that appears at the output when a signal smaller than the time constant is input.
도 2a는 본 발명에 의한 과도 전압 억제 소자를 도시한 평면도이고, 도 2b는 그 단면도이며, 도 2c는 등가 회로도이다.2A is a plan view showing the transient voltage suppression element according to the present invention, FIG. 2B is a sectional view thereof, and FIG. 2C is an equivalent circuit diagram.
도 3은 본 발명에 의한 과도 전압 억제 소자의 실장 상태를 도시한 단면도이다.3 is a cross-sectional view showing a mounting state of the transient voltage suppressor according to the present invention.
도 4는 본 발명에 의한 과도 전압 억제 소자의 다른 실시예를 도시한 평면도이다.4 is a plan view showing another embodiment of the transient voltage suppression element according to the present invention.
도 5a 내지 도 5g는 본 발명에 의한 과도 전압 억제 소자의 제조 방법을 도시한 순차 설명도이다.5A to 5G are sequential explanatory diagrams showing a method for manufacturing a transient voltage suppressor according to the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
100,200; 본 발명에 의한 과도 전압 억제 소자100,200; Transient Voltage Suppression Element According to the Present Invention
110; p++형 기판 112; 트렌치110; p ++ type substrate 112; Trench
114; 절연물 120; 제 1 pn 접합영역114; Insulator 120; First pn junction region
122; p+형 영역 124; n++형 영역122; p + type region 124; n ++ type region
130; 제 2 pn 접합영역 132; p-형 영역130; Second pn junction region 132; p-type region
134; n++형 영역 140; 솔더 범프134; n ++ type region 140; Solder bump
300; 외부 장치300; External device
상기한 목적을 달성하기 위해 본 발명에 의한 과도 전압 억제 소자는 중앙에 일정 깊이로 트렌치가 형성되고, 상기 트렌치에는 절연물이 증착된 대략 판상의 p++형 기판과, 상기 트렌치 및 절연물을 중심으로 일측의 p++형 기판 상부에 p+형 영역이 형성되고, 상기 p+형 영역의 상부에는 n++형 영역이 형성된 제 1 pn 접합영역과, 상기 트렌치 및 절연물을 중심으로 타측의 p++형 기판 상부에 p-형 영역이 형성되고, 상기 p-형 영역의 상부에는 n++형 영역이 형성된 제 2 pn 접합영역으로 이루어진 것을 특징으로 한다.In order to achieve the above object, the transient voltage suppression element according to the present invention has a trench formed at a predetermined depth in the center, and the trench has a substantially plate-like p ++ type substrate on which an insulator is deposited, and the trench and the insulator The p + type region is formed on the p ++ type substrate, the first pn junction region in which the n ++ type region is formed on the p + type region, and the p-type region is formed on the other side of the p ++ type substrate around the trench and the insulator. And a second pn junction region in which an n ++ type region is formed on the p-type region.
여기서, 상기 제 1 pn 접합영역 및 제 2 pn 접합영역의 상면인 n++영역에는 솔더 범프가 융착될 수 있다.Here, solder bumps may be fused to n ++ regions that are upper surfaces of the first pn junction region and the second pn junction region.
또한, 상기 트렌치에 증착된 절연물은 언도프트 폴리 실리콘, 규소 산화막, 질소 산화막, PSG 또는 BPSG중 선택된 어느 하나일 수 있다.In addition, the insulator deposited on the trench may be any one selected from undoped polysilicon, silicon oxide, nitrogen oxide, PSG or BPSG.
또한, 상기 트렌치는 평면상 대략 직선 형태로 형성될 수 있다.In addition, the trench may be formed in a substantially straight shape on a plane.
또한, 상기 트렌치는 평면상 스플라인 웨이브렛(spline wavelet) 형태로 형성될 수도 있다.In addition, the trench may be formed in the form of a spline wavelet on a plane.
또한, 상기 과도 전압 억제 소자는 플립 칩(flip chip) 형태로 외부 장치에 실장될 수 있도록, 상기 솔더 범프가 외부 장치에 직접 페이스 다운 본딩(face down bonding)될 수 있다.In addition, the solder bumps may be face down bonded directly to the external device so that the transient voltage suppression element may be mounted on the external device in the form of a flip chip.
더불어, 상기한 목적을 달성하기 위해 본 발명에 의한 과도 전압 억제 소자의 제조 방법은 대략 판상의 p++형 기판을 제공하는 단계와, 상기 p++형 기판의 상면에 일정 두께의 p-형 영역을 에피택셜 공법으로 형성하는 단계와, 상기 p-형 영역을 관통하여 상기 p++형 기판에 이르는 일정 깊이의 트렌치를 형성하는 단계와, 상기 트렌치에 절연물을 증착하는 단계와, 상기 트렌치 및 절연물의 일측인 p-형 영역에 P형 불순물을 이온주입하여 p+형 영역이 되도록 하는 단계와, 상기 p+형 영역 및 p-형 영역의 표면에 각각 n형 불순물을 이온주입하여 n++영역을 형성함으로써, 제 1 pn 접합영역 및 제 2 pn 접합영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.In addition, in order to achieve the above object, a method of manufacturing a transient voltage suppression device according to the present invention comprises the steps of providing a substantially plate-like p ++ type substrate, epitaxially having a predetermined thickness p-type region on the upper surface of the p ++ type substrate; Forming a trench, forming a trench having a predetermined depth through the p-type region and reaching the p ++ type substrate, depositing an insulator in the trench, and p- which is one side of the trench and the insulator. Implanting p-type impurities into the p-type region to ionize the p-type region; and forming n ++ regions by ion-implanting n-type impurities on the surfaces of the p + and p-type regions, respectively, thereby forming the first pn junction region. And forming a second pn junction region.
여기서, 상기 제 1 pn 접합영역 및 제 2 pn 접합영역의 각 n++영역에는 솔더 범프를 융착하는 단계가 더 포함될 수도 있다.The n bump region of the first pn junction region and the second pn junction region may further include fusion welding solder bumps.
상기와 같이 하여 본 발명에 의한 과도 전압 억제 소자 및 그 제조 방법에 의하면, 일측은 항복전압을 높게 할 수 있는 고농도의 제 1 pn 접합영역(p+, n++)이 되도록 하고, 타측은 캐패시턴스를 최소화할 수 있는 저농도의 제 2 pn 접합영역(p-,n++)이 되도록 하여 상호 직렬 연결된 상태가 되도록 함으로써, 과도 전압 및 고주파수대의 시그널 손실을 동시에 억제할 수 있게 된다.As described above, according to the transient voltage suppression element and the method of manufacturing the same, one side is to be a high concentration of the first pn junction region (p +, n + +) to increase the breakdown voltage, the other side to minimize the capacitance By making the second pn junction region (p-, n ++) at a low concentration possible to be in series with each other, it is possible to simultaneously suppress transient voltage and high frequency signal loss.
또한, 리드프레임을 이용한 몰드 타입이 아닌 플립 칩 타입으로 외부 장치에 실장할 수 있음으로써, 그 패키지 부피를 최소화함은 물론, 실장 밀도도 높일 수 있게 된다.In addition, by being mounted on an external device as a flip chip type instead of a mold type using a lead frame, the package volume can be minimized and the mounting density can be increased.
더불어, 트렌치의 형태를 스플라인 웨이브렛 형태로 형성함으로써, 전류의 흐름을 개선하여 소자의 신뢰성을 향상시킬 수 있게 된다.In addition, by forming the trench in the form of a spline wavelet, it is possible to improve the flow of current to improve the reliability of the device.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art may easily implement the present invention.
도 2a를 참조하면, 본 발명에 의한 과도 전압 억제 소자(100)의 평면도가 도시되어 있고, 도 2b를 참조하면, 그 단면도가 도시되어 있으며, 도 2c를 참조하면, 그 등가 회로도가 도시되어 있다.Referring to FIG. 2A, a plan view of the transient voltage suppression element 100 according to the present invention is shown. Referring to FIG. 2B, a cross-sectional view thereof is shown. Referring to FIG. 2C, an equivalent circuit diagram thereof is shown. .
도시된 바와 같이 본 발명에 의한 과도 전압 억제 소자(100)는 두 영역을 직렬로 연결시키는 p++형 기판(110)과, 상기 p++형 기판(110)의 일측에 형성되어 과도 전압을 억제하는 제 1 pn 접합영역(120)과, 상기 p++형 기판(110)의 타측에 형성되어 캐패시턴스를 낮추는 제 2 pn 접합영역(130)으로 이루어져 있다.As illustrated, the transient voltage suppression element 100 according to the present invention includes a p ++ type substrate 110 connecting two regions in series and a first voltage formed on one side of the p ++ type substrate 110 to suppress the transient voltage. A pn junction region 120 and a second pn junction region 130 formed on the other side of the p ++ type substrate 110 to lower capacitance are formed.
먼저 상기 p++형 기판(110)은 대략 판상으로서 중앙에 일정 깊이로 트렌치(112)가 형성되어 있고, 그 트렌치(112)에는 절연물(114)이 증착되어 있다. 물론, 상기 제 1 pn 접합영역(120) 및 제 2 pn 접합영역(130) 사이에도 트렌치(112)가 형성되어 있고, 그 내측에는 절연물(114)이 증착되어 있다.First, the p ++ type substrate 110 is substantially plate-like, and a trench 112 is formed at a predetermined depth in the center, and an insulating material 114 is deposited on the trench 112. Of course, a trench 112 is also formed between the first pn junction region 120 and the second pn junction region 130, and an insulator 114 is deposited therein.
여기서, 상기 트렌치(112)는 평면상 대략 직선 형태로 되어 있다. 또한, 상기 절연물(114)은 언도프트 폴리 실리콘(undoped poly silicon), 규소 산화막, 질소 산화막, PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물중 어느 하나가 선택되어 증착될 수 있으며, 본 발명에서 그 절연물(114)의 재질을 한정하는 것은 아니다.Here, the trench 112 is substantially straight in plan. In addition, the insulator 114 may include any of undoped poly silicon, silicon oxide, nitrogen oxide, Phospho-Silicate-Glass (PSG), Boro-Phosphor-Silicate-Glass (BPSG), or an equivalent thereof. May be selected and deposited, and the present invention is not limited to the material of the insulator 114.
상기 제 1 pn 접합영역(120)은 상기 트렌치(112) 및 절연물(114)을 중심으로 일측(도 2b에서 좌측 영역)의 p++형 기판(110) 상부에 고농도의 p+형 영역(122)이 형성되고, 상기 p+형 영역(122)의 상부에는 고농도의 n++형 영역(124)이 형성되어 이루어져 있다.The first pn junction region 120 has a high concentration p + type region 122 formed on the p ++ type substrate 110 on one side (left region in FIG. 2B) around the trench 112 and the insulator 114. The high concentration n ++ type region 124 is formed on the p + type region 122.
여기서, 상기 제 1 pn 접합영역(120)은 제 2 pn 접합영역(130)에 비해 상대적으로 고농도 접합 영역으로 볼 수 있으며, 따라서 원하는 과도 전압을 충분히 억제할 수 있게 된다.Here, the first pn junction region 120 may be regarded as a relatively high concentration junction region compared to the second pn junction region 130, and thus, the desired transient voltage may be sufficiently suppressed.
또한, 상기 제 2 pn 접합영역(130)은 상기 트렌치(112) 및 절연물(114)을 중심으로 타측(도 2b에서 우측 영역)의 p++형 기판(110) 상부에 저농도의 p-형 영역(132)이 형성되고, 상기 p-형 영역(132)의 상부에는 다시 고농도의 n++형 영역(134)이 형성되어 이루어져 있다.In addition, the second pn junction region 130 may have a low concentration of p-type region 132 on the p ++ type substrate 110 on the other side (the right region in FIG. 2B) centering on the trench 112 and the insulator 114. ) Is formed, and a high concentration of n ++ type region 134 is formed again on the p-type region 132.
여기서, 상기 제 2 pn 접합영역(130)은 제 1 pn 접합영역(120)에 비해 상대적으로 저농도 접합 영역으로 볼 수 있으며, 따라서 원하는 캐패시턴스까지 충분히 낮출 수 있게 된다. 즉, 제 1 pn 접합영역(120)의 캐패시턴스가 높다 하더라도, 제 2 pn 접합영역(130)의 캐패시턴스가 충분히 낮음으로써(대략 5pF 이하), 전체적인 캐패시턴스는 제 2 pn 접합영역(130)이 갖는 캐패시턴스(대략 5pF) 이하로 조정할 수 있게 된다. 결국, 캐패시턴스를 대략 5pF 이하로 조정할 수 있음으로써, 캐패시턴스와 비례관계에 있는 시정수를 종래에 비해 현저히 낮출수 있게 되고, 따라서 고주파수대의 시그널 손실을 억제할 수 있게 된다.Here, the second pn junction region 130 may be regarded as a relatively low concentration junction region compared to the first pn junction region 120, and thus may sufficiently lower the desired capacitance. That is, even if the capacitance of the first pn junction region 120 is high, the capacitance of the second pn junction region 130 is sufficiently low (about 5 pF or less), so that the overall capacitance is the capacitance of the second pn junction region 130. (About 5 pF) or less can be adjusted. As a result, by adjusting the capacitance to approximately 5 pF or less, the time constant which is proportional to the capacitance can be significantly lowered than in the related art, and thus signal loss in the high frequency band can be suppressed.
이와 같이 하여, 일측은 항복전압을 높게 할 수 있는 고농도의 제 1 pn 접합영역(120)(p+, n++)이 되도록 하고, 타측은 캐패시턴스를 최소화할 수 있는 저농도의 제 2 pn 접합영역(130)(p-,n++)이 되도록 함으로써, 과도 전압을 억제함은 물론, 고주파수대의 시그널 손실도 최소화할 수 있게 된다.In this way, one side may be a high concentration of the first pn junction region 120 (p +, n ++), which may increase the breakdown voltage, and the other side may have a low concentration of the second pn junction region 130, which may minimize capacitance. By setting (p-, n ++), it is possible not only to suppress the transient voltage but also to minimize the signal loss of the high frequency band.
한편, 상기 제 1 pn 접합영역(120) 및 제 2 pn 접합영역(130)의 상면인 n++형 영역(124,134)에는 솔더 범프(140)가 더 융착될 수 있다. 여기서 상기 솔더 범프(140) 외에도 금(Au), 은(Ag), 무연 솔더(leadless solder) 또는 이들의 등가물도 융착될 수 있으며, 본 발명에서 특정 재질의 금속으로 한정하는 것은 아니다.Meanwhile, solder bumps 140 may be further fused to n ++ type regions 124 and 134 which are upper surfaces of the first pn junction region 120 and the second pn junction region 130. Here, in addition to the solder bump 140, gold (Au), silver (Ag), leadless solder, or equivalents thereof may be fused, and the present invention is not limited to the metal of a specific material.
따라서, 도 3에 도시된 바와 같이 본 발명에 의한 과도 전압 억제 소자(100)는 플립 칩(flip chip) 형태로 위의 솔더 범프(140)가 외부 장치(300)에 직접 페이스 다운 본딩(face down bonding)될 수 있다. 결국, 본 발명에 의한 과도 전압 억제 소자(100)는 종래 리드프레임을 이용한 몰드 타입이 아닌 플립 칩 타입으로 외부 장치(300)에 실장할 수 있게 됨으로써, 그 패키지의 부피를 최소화함은 물론, 실장 밀도도 높일 수 있게 된다.Accordingly, as shown in FIG. 3, in the transient voltage suppression device 100 according to the present invention, the solder bump 140 is face down bonded directly to the external device 300 in the form of a flip chip. bonding). As a result, the transient voltage suppression element 100 according to the present invention can be mounted on the external device 300 as a flip chip type instead of a mold type using a conventional lead frame, thereby minimizing the volume of the package and mounting. Density can also be increased.
도 4를 참조하면, 본 발명에 의한 과도 전압 억제 소자(200)의 다른 실시예가 도시되어 있다. 상기 도 4의 과도 전압 억제 소자(200)는 도 2a 내지 도2c의 과도 전압 억제 소자(100)와 구조가 유사하므로, 그 차이점만을 설명하기로 한다.4, another embodiment of the transient voltage suppression element 200 according to the present invention is shown. Since the transient voltage suppressor 200 of FIG. 4 has a similar structure to the transient voltage suppressor 100 of FIGS. 2A to 2C, only the differences will be described.
도시된 바와 같이 본 발명의 다른 과도 전압 억제 소자(200)는 트렌치(212)의 형태가 평면상 스플라인 웨이브렛(spline wavelet) 형태로 될 수 있다. 물론, 상기 트렌치(212)의 형태로 인하여, 상기 트렌치(212)에 증착되는 절연물(214)의 형태도 위와 같은 스플라인 웨이브렛 형태가 된다.As illustrated, the other transient voltage suppression element 200 of the present invention may have the shape of the trench 212 in the form of a spline wavelet on a plane. Of course, due to the shape of the trench 212, the shape of the insulator 214 deposited in the trench 212 is also in the form of a spline wavelet as described above.
위와 같이 하여, 본 발명의 다른 과도 전압 억제 소자(200)는 트렌치(212)의 표면적이 더욱 많아지게 됨으로써, 제 1 pn 접합영역에서 제 2 pn 접합영역으로 흐르는 전류의 통로도 더욱 많아지게 된다. 결국, 본 발명의 다른 과도 전압 억제 소자(200)는 위의 과도 전압 억제 소자(100)가 갖는 모든 장점을 갖는 동시에, 전류의 흐름성도 좋아짐으로써, 신뢰성이 더욱 높아지게 된다.As described above, in the other transient voltage suppression element 200 of the present invention, the surface area of the trench 212 is further increased, so that the passage of current flowing from the first pn junction region to the second pn junction region is also increased. As a result, the other transient voltage suppression element 200 of the present invention has all the advantages of the above transient voltage suppression element 100 and at the same time improves the flow of current, thereby increasing reliability.
도 5a 내지 도 5g를 참조하면, 본 발명에 의한 과도 전압 억제 소자(100)의 제조 방법이 순차 도시되어 있다.5A to 5G, a method of manufacturing the transient voltage suppression element 100 according to the present invention is shown in sequence.
도시된 바와 같이 본 발명에 의한 과도 전압 억제 소자(100)의 제조 방법은 p++형 기판(110) 제공 단계와, p-형 영역(132) 형성 단계와, 트렌치(112) 형성 단계와, 절연물(114) 증착 단계와, p+형 영역(122) 형성 단계와, 제 1 pn 접합영역(120) 및 제 2 pn 접합영역(130) 형성 단계로 이루어져 있다.As illustrated, the method of manufacturing the transient voltage suppression element 100 according to the present invention includes providing a p ++ type substrate 110, forming a p-type region 132, forming a trench 112, and an insulator ( 114) a deposition step, a p + type region 122 formation step, and a first pn junction region 120 and a second pn junction region 130 forming step.
먼저 상기 p++형 기판(110) 제공 단계는 도 5a에 도시된 바와 같이, 대략 판상의 p++형 기판(110)을 제공하여 이루어진다. 물론, 이러한 p++형 기판(110)은 단결정봉 형성시 고농도의 p형 불순물을 넣어 형성한 것일 수 있다.First, the step of providing the p ++ type substrate 110 is performed by providing a substantially plate-like p ++ type substrate 110, as shown in FIG. 5A. Of course, the p ++ type substrate 110 may be formed by inserting a high concentration of p-type impurities when forming a single crystal rod.
이어서, 상기 p-형 영역(132) 형성 단계는 도 5b에 도시된 바와 같이, 에피택셜층 형성시 저농도의 p형 불순물을 함께 흘려 보내 일정 두께로 형성하여 이루어진다.Subsequently, the forming of the p-type region 132 is performed by forming a predetermined thickness by flowing a low concentration of p-type impurities together when forming the epitaxial layer.
이어서, 상기 트렌치(112) 형성 단계는 도 5c에 도시된 바와 같이, 상기 p-형 영역(132)을 관통하여 상기 p++형 기판(110)에 이르기까지 일정 깊이 및 폭으로 트렌치(112)를 형성하여 이루어진다. 물론, 이러한 트렌치(112)는 통상의 사진식각 기술을 이용하여 형성할 수 있다.Subsequently, forming the trench 112 may form the trench 112 at a predetermined depth and width through the p-type region 132 to the p ++ type substrate 110, as shown in FIG. 5C. It is done by Of course, this trench 112 may be formed using conventional photolithography techniques.
이어서, 상기 절연물(114) 증착 단계는 도 5d에 도시된 바와 같이, 상기 트렌치(112)에 절연물(114)을 증착하여 이루어진다. 이러한 절연물(114)은 상술한 바와 같이 언도프트 폴리 실리콘(undoped poly silicon), 규소 산화막, 질소 산화막, PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물중 어느 하나가 선택되어 증착될 수 있으며, 여기서 그 절연물(114)의 재질을 한정하는 것은 아니다.Subsequently, the depositing of the insulator 114 is performed by depositing the insulator 114 in the trench 112, as shown in FIG. 5D. The insulator 114 may be undoped poly silicon, silicon oxide, nitrogen oxide, Phospho-Silicate-Glass (PSG), Boro-Phosphor-Silicate-Glass (BPSG), or an equivalent thereof, as described above. Either one can be selected and deposited, where the material of the insulator 114 is not limited.
물론, 상기 절연물(114)은 최초에 트렌치(112) 및 그 외주 영역에도 증착되지만, 증착 공정 완료후 트렌치(112) 외주연에 있는 쓸모없는 절연물(114)은 모두 식각하여 제거함으로써, 트렌치(112)에만 절연물(114)이 남게 된다.Of course, the insulator 114 is also initially deposited in the trench 112 and its outer periphery area, but after the deposition process is completed, all the useless insulator 114 in the outer periphery of the trench 112 is etched away to remove the trench 112. ) Only the insulator 114 remains.
이어서, 상기 p+형 영역(122) 형성 단계는 도 5e에 도시된 바와 같이, 상기 트렌치(112) 및 절연물(114)의 일측(도면중 좌측)에 고농도의 p형 불순물을 이온주입 또는 확산하여 이루어진다. 따라서, 상기 트렌치(112)를 중심으로 일측은 고농도의 p+형 영역(122)이 되고, 타측은 저농도의 p-형 영역(132)이 된다.Subsequently, the forming of the p + type region 122 is performed by ion implantation or diffusion of a high concentration of p-type impurities on one side (left side of the drawing) of the trench 112 and the insulator 114 as shown in FIG. 5E. . Accordingly, one side of the trench 112 may be a high concentration p + type region 122, and the other side of the trench 112 may be a low concentration p-type region 132.
이어서, 상기 제 1 pn 접합영역(120) 및 제 2 pn 접합영역(130) 형성 단계는, 도 5f에 도시된 바와 같이 상기 p+형 영역(122) 및 p-형 영역(132)의 표면에 각각 고농도의 n형 불순물을 이온주입 또는 확산하여 n++형 영역(124,134)을 형성함으로써 이루어진다. 즉, 트렌치(112) 및 절연물(114)을 중심으로 일측(도면중 좌측)에는 고농도 접합을 갖는 제 1 pn 접합영역(120)이 형성되고, 타측(도면중 우측)에는 저농도 접합을 갖는 제 2 pn 접합영역(130)이 형성된다. 물론, 상기 제 1 pn 접합영역(120)과 제 2 pn 접합영역(130)은 p++형 기판(110)에 의해 직렬로 연결된 상태가 된다.Subsequently, the first pn junction region 120 and the second pn junction region 130 may be formed on the surfaces of the p + type region 122 and the p-type region 132 as shown in FIG. 5F, respectively. By implanting or diffusing a high concentration of n-type impurities, the n ++ type regions 124 and 134 are formed. That is, the first pn junction region 120 having a high concentration junction is formed at one side (left side of the figure) around the trench 112 and the insulator 114, and the second side having a low concentration junction at the other side (right side of the figure). The pn junction region 130 is formed. Of course, the first pn junction region 120 and the second pn junction region 130 are connected in series by the p ++ type substrate 110.
마지막으로 이러한 단계 뒤에는 도 5g에 도시된 바와 같이 상기 제 1 pn 접합영역(120) 및 제 2 pn 접합영역(130)의 상부에 형성된 각 n++형 영역(124,134)에 솔더 범프(140)를 융착하는 단계가 더 수행됨으로써, 본 발명에 의한 과도 전압 억제 소자(100)가 완성된다.Finally, after this step, as shown in FIG. 5G, the solder bumps 140 are fused to the n ++ type regions 124 and 134 formed on the first pn junction region 120 and the second pn junction region 130. By further performing the steps, the transient voltage suppression element 100 according to the present invention is completed.
상기와 같이 하여 본 발명에 의한 과도 전압 억제 소자 및 그 제조 방법에 의하면, 일측은 항복전압을 높게 할 수 있는 고농도의 제 1 pn 접합영역(p+, n++)이 되도록 하고, 타측은 캐패시턴스를 최소화할 수 있는 저농도의 제 2 pn 접합영역(p-,n++)이 되도록 하는 동시에 상호 직렬 연결시킴으로써, 과도 전압 및 고주파수대의 시그널 손실을 동시에 억제할 수 있는 효과가 있다.As described above, according to the transient voltage suppression element and the method of manufacturing the same, one side is to be a high concentration of the first pn junction region (p +, n + +) to increase the breakdown voltage, the other side to minimize the capacitance By making the second pn junction region (p-, n ++) as low as possible and connecting them in series with each other, there is an effect of simultaneously suppressing transient voltage and signal loss in the high frequency band.
또한, 리드프레임을 이용한 몰드 타입이 아닌 플립 칩 타입으로 외부 장치에 실장할 수 있음으로써, 그 패키지 부피를 최소화함은 물론, 실장 밀도도 높일 수 있는 효과가 있다.In addition, by being mounted on an external device as a flip chip type instead of a mold type using a lead frame, the package volume is minimized and the mounting density is also increased.
더불어, 트렌치의 형태를 스플라인 웨이브렛 형태로 형성함으로써, 전류의 흐름을 개선하여 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.In addition, by forming the trench in the form of a spline wavelet, there is an effect to improve the flow of current to improve the reliability of the device.
이상에서 설명한 것은 본 발명에 따른 과도 전압 억제 소자 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is just one embodiment for carrying out the transient voltage suppression element and its manufacturing method according to the present invention, and the present invention is not limited to the above embodiment, as claimed in the following claims. Without departing from the gist of the present invention, anyone of ordinary skill in the art will have the technical spirit of the present invention to the extent that various modifications can be made.
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