KR100518059B1 - switching diode and its manufacturing method - Google Patents
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Abstract
본 발명은 스위칭 다이오드 및 그 제조 방법에 관한 것으로서, 스위칭 속도를 더욱 빠르게 향상시킬 수 있도록, 반도체 기판과, 상기 반도체 기판에 일정 두께로 성장된 N-형 에피텍셜층과, 상기 N-형 에피텍셜층의 상면으로부터 반도체 기판까지 형성된 소자분리영역과, 상기 소자분리영역의 내측인 N-형 에피텍셜층에 일정 깊이로 형성된 P+형 애노드 영역과, 상기 소자분리영역의 외측인 N-형 에피텍셜층에 일정 깊이로 형성된 N+형 캐소드 영역을 포함하여 이루어진 것을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a switching diode and a method of manufacturing the same, wherein a semiconductor substrate, an N-type epitaxial layer grown to a predetermined thickness on the semiconductor substrate, and the N-type epitec are provided to further improve the switching speed. A device isolation region formed from an upper surface of the shir layer to a semiconductor substrate, a P + type anode region formed at a predetermined depth in an N-type epitaxial layer inside the device isolation region, and an N-type epitaxial layer outside the device isolation region. It characterized in that it comprises an N + type cathode region formed to a predetermined depth.
Description
본 발명은 스위칭 다이오드 및 그 제조 방법에 관한 것으로서, 보다 상세하게 설명하면 스위칭 속도를 더욱 빠르게 향상시킬 수 있는 원칩형(one chip type) 스위칭 다이오드 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a switching diode and a method for manufacturing the same, and more particularly, to a one chip type switching diode and a method for manufacturing the same, which can improve a switching speed more quickly.
도 1a를 참조하면, 종래의 스위칭 다이오드(sd1,sd2)가 장착된 패키지(sdp')의 평면도가 도시되어 있고, 도 1b를 참조하면, 종래 스위칭 다이오드(sd1)의 단면도가 도시되어 있으며, 도 2c를 참조하면, 그 등가 회로도가 도시되어 있다.Referring to FIG. 1A, a plan view of a package sdp 'mounted with conventional switching diodes sd1 and sd2 is shown. Referring to FIG. 1B, a cross-sectional view of a conventional switching diode sd1 is shown. Referring to 2c, an equivalent circuit diagram is shown.
도시된 바와 같이 종래의 스위칭 다이오드(sd1)는 N+형 기판(1)과, 상기 N+형 기판(1) 위에 성장된 N-형 에피텍셜층(2)과, 상기 N-형 에피텍셜층(2)에 일정 깊이로 이온주입 또는 확산된 P형 애노드 영역(3)과, 상기 P형 애노드 영역(3)에 증착된 애노드 전극(4)으로 이루어져 있다. 물론, 캐소드 전극은 도시되지 않은 N+ 기판(1)이 된다. 도면중 미설명 부호 5는 보호막이다.As shown, the conventional switching diode sd1 includes an N + type substrate 1, an N-type epitaxial layer 2 grown on the N + type substrate 1, and the N- type epitaxial layer 2 ) And a P-type anode region 3 ion-implanted or diffused to a predetermined depth, and an anode electrode 4 deposited on the P-type anode region 3. Of course, the cathode electrode becomes an N + substrate 1, not shown. Reference numeral 5 in the drawings is a protective film.
이러한 스위칭 다이오드(sd1)는 통상 2개(sd1,sd2)가 하나의 패키지(sdp')로 어셈블링된다. 이때, 일측의 스위칭 다이오드(sd1)는 애노드 전극(4)이 도전성 와이어(6)에 의해 리드핀(7)에 연결되고, 캐소드 전극은 다른 스위칭 다이오드(sd2)의 애노드 전극(4')에 도전성 와이어(8)로 연결되며, 그 다른 스위칭 다이오드(sd2)의 캐소드 전극은 다시 리드핀(9)에 도전성 와이어(10)로 연결된다.Typically, two switching diodes sd1 are assembled into one package sdp '. At this time, the switching diode sd1 of one side has an anode electrode 4 connected to the lead pin 7 by the conductive wire 6, and the cathode electrode is conductive to the anode electrode 4 ′ of the other switching diode sd2. The cathode 8 of the other switching diode sd2 is again connected to the lead pin 9 by a conductive wire 10.
이러한 다이오드(또는 패키지)는 통상 최대 전류가 작지만, 온/오프의 전환을 고속으로 할 수 있기 때문에 스위칭용으로 사용하며, 디지털 회로에서 주로 사용한다.Such a diode (or package) is usually used for switching and is mainly used in digital circuits because the maximum current is small, but switching on / off can be performed at high speed.
그러나 이러한 종래의 스위칭 다이오드는 두 개의 스위칭 다이오드가 하나의 스위칭 다이오드를 구성함으로써, 패키지 어셈블링 공정중 두 개의 다이오드를 각각 마운트해야 하고, 또한 각각의 스위칭 다이오드를 상호 도전성 와이어로 연결시켜 주어야 함으로써, 어셈블링 공정이 매우 복잡해지는 문제가 있다.However, such a conventional switching diode requires that two switching diodes constitute one switching diode, so that each of the two diodes must be mounted during the package assembling process, and each switching diode must be connected with a mutually conductive wire. The ring process is very complicated.
더욱이, 종래의 스위칭 다이오드는 각각의 스위칭 다이오드가 도전성 와이어에 의해 기계적 및 전기적으로 상호 연결됨으로써, 상기 도전성 와이어의 저항에 의해 스위칭 속도가 저하되는 문제도 있다.Moreover, the conventional switching diode also has a problem that the switching speed is lowered by the resistance of the conductive wires, since the respective switching diodes are mechanically and electrically interconnected by the conductive wires.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 스위칭 속도를 더욱 빠르게 향상시킬 수 있는 원칩형 스위칭 다이오드 및 그 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to overcome the above-mentioned conventional problems, and an object of the present invention is to provide a one-chip type switching diode and a method of manufacturing the same which can improve the switching speed more quickly.
상기 본 발명의 목적을 달성하기 위한 본 발명에 따른 스위칭 다이오드는 반도체 기판과, 상기 반도체 기판에 일정 두께로 성장된 N-형 에피텍셜층과, 상기 N-형 에피텍셜층의 상면으로부터 반도체 기판까지 형성된 소자분리영역과, 상기 소자분리영역의 내측인 N-형 에피텍셜층에 일정 깊이로 형성된 P+형 애노드 영역과, 상기 소자분리영역의 외측인 N-형 에피텍셜층에 일정 깊이로 형성된 N+형 캐소드 영역을 포함하여 이루어진 것을 특징으로 한다.The switching diode according to the present invention for achieving the object of the present invention is a semiconductor substrate, an N-type epitaxial layer grown to a predetermined thickness on the semiconductor substrate, from the upper surface of the N- type epitaxial layer to the semiconductor substrate A device isolation region formed, a P + type anode region formed at a predetermined depth in the N-type epitaxial layer inside the device isolation region, and an N + type formed at a predetermined depth in the N-type epitaxial layer outside the device isolation region. It comprises a cathode region.
여기서, 상기 반도체 기판은 P+형일 수 있다.Here, the semiconductor substrate may be a P + type.
또한, 상기 소자분리영역은 P형일 수 있다.In addition, the device isolation region may be P-type.
또한, 상기 P+형 애노드 영역의 깊이는 대략 3~5㎛이다.In addition, the depth of the P + type anode region is approximately 3 ~ 5㎛.
또한, 상기 P+형 애노드 영역의 표면에는 애노드 전극이 형성되고, 상기 N+형 캐소드 영역의 표면에는 캐소드 전극이 형성된다.An anode electrode is formed on the surface of the P + type anode region, and a cathode electrode is formed on the surface of the N + type cathode region.
또한, 상기 소자분리영역의 상면과 N-형 에피텍셜층의 상면 사이에는 금속이 증착되어, 상기 소자분리영역 및 N-형 에피텍셜층이 쇼트될 수 있다.In addition, a metal may be deposited between the top surface of the device isolation region and the top surface of the N-type epitaxial layer to short-circuit the device isolation region and the N-type epitaxial layer.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 스위칭 다이오드의 제조 방법은 대략 판상의 반도체 기판을 제공하고, 그 위에 일정 두께로 N-형 에피텍셜층을 성장시키는 단계와, 상기 N-형 에피텍셜층의 상면으로부터 반도체 기판까지 일정 깊이로 소자분리영역을 형성하는 단계와, 상기 소자분리영역의 내측인 N-형 에피텍셜층에 일정 깊이로 P+형 애노드 영역을 형성하는 단계와, 상기 소자분리영역의 외측인 N-형 에피텍셜층에 일정 깊이로 N+형 캐소드 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.In addition, in order to achieve the above object, a method of manufacturing a switching diode according to the present invention provides a substantially plate-like semiconductor substrate, growing an N-type epitaxial layer thereon, and the N-type epitaxial layer. Forming a device isolation region at a predetermined depth from an upper surface of the technical layer to a semiconductor substrate, forming a P + type anode region at a predetermined depth in an N-type epitaxial layer inside the device isolation region, and separating the device And forming an N + type cathode region at a predetermined depth in the N-type epitaxial layer that is outside of the region.
여기서, 상기 반도체 기판 제공 단계는 P+형 반도체 기판을 제공할 수 있다.Here, the providing of the semiconductor substrate may provide a P + type semiconductor substrate.
또한, 상기 소자분리영역 형성 단계는 P형 불순물을 이온주입하여 형성할 수 있다.The device isolation region forming step may be formed by ion implantation of P-type impurities.
또한, 상기 P+형 애노드 영역 형성 단계는 P+형 애노드 영역의 깊이를 대략 3~5㎛가 되도록 형성함이 바람직하다.In the forming of the P + type anode region, the depth of the P + type anode region is preferably approximately 3 to 5 μm.
또한, 상기 N+형 캐소드 영역 형성 단계후에는, P+형 애노드 영역의 표면에 애노드 전극을 형성하고, 상기 N+형 캐소드 영역의 표면에 캐소드 전극을 형성하는 단계가 더 포함될 수 있다.In addition, after the N + type cathode region forming step, an anode electrode may be formed on the surface of the P + type anode region and a cathode electrode may be formed on the surface of the N + type cathode region.
또한, 상기 N+형 캐소드 영역 형성 단계후에는, 상기 소자분리영역의 상면과 N-형 에피텍셜층의 상면 사이에 금속을 증착하여, 상기 소자분리영역 및 N-형 에피텍셜층이 쇼트되도록 하는 단계가 더 포함될 수 있다.In addition, after the forming of the N + type cathode region, depositing a metal between the top surface of the device isolation region and the top surface of the N-type epitaxial layer to short the device isolation region and the N-type epitaxial layer. May be further included.
상기와 같이 하여 본 발명에 의한 스위칭 다이오드 및 그 제조 방법에 의하면, 원칩(one chip)에 PNPN 구조의 스위칭 다이오드를 구현함으로써, 칩 사이즈 또는 패키지 사이즈를 더욱 줄일 수 있게 된다.According to the switching diode and the manufacturing method according to the present invention as described above, by implementing the switching diode of the PNPN structure in one chip, it is possible to further reduce the chip size or package size.
또한, PN 구조와 PN 구조 사이에 불필요한 와이어 본딩을 수행하지 않고, 직접 P+형 기판이 위의 PN 구조와 PN 구조를 접합시키는 형태를 하기 때문에, 스위칭 속도가 더욱 향상된다.In addition, since the P + type substrate directly forms the PN structure and the PN structure without performing unnecessary wire bonding between the PN structure and the PN structure, the switching speed is further improved.
더불어, PNPN 구조가 원칩으로 구현됨으로써, 패키지 어셈블링 공정도 더욱 단순화되어, 비용을 절감할 수 있게 된다.In addition, since the PNPN structure is implemented in one chip, the package assembling process is further simplified, and the cost can be reduced.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art may easily implement the present invention.
도 2a를 참조하면, 본 발명에 의한 스위칭 다이오드(100)가 장착된 패키지(sdp)의 평면도(봉지부는 미도시함)가 도시되어 있고, 도 2b를 참조하면, 본 발명에 의한 스위칭 다이오드(100)의 단면도가 도시되어 있으며, 도 2c를 참조하면, 그 등가 회로도가 도시되어 있다.Referring to FIG. 2A, a plan view (not shown in the encapsulation part) of a package (sdp) mounted with the switching diode 100 according to the present invention is shown. Referring to FIG. 2B, the switching diode 100 according to the present invention is shown. Is shown, and referring to FIG. 2C, an equivalent circuit diagram is shown.
도시된 바와 같이 본 발명에 의한 스위칭 다이오드(100)는 반도체 기판(110)과, 상기 반도체 기판(110) 위에 일정 두께로 성장된 에피텍셜층(120)과, 상기 에피텍셜층(120)에 일정 깊이로 형성된 소자분리영역(130)과, 상기 소자분리영역(130) 내측의 에피텍셜층(120)에 일정 깊이로 형성된 애노드 영역(140)과, 상기 소자분리영역(130) 외측의 에피텍셜층(120)에 일정 깊이로 형성된 캐소드 영역(150)과, 상기 애노드 영역(140) 위에 형성된 애노드 전극(142)과, 상기 캐소드 영역(150) 위에 형성된 캐소드 전극(152)으로 이루어져 있다.As shown, the switching diode 100 according to the present invention has a semiconductor substrate 110, an epitaxial layer 120 grown on the semiconductor substrate 110 with a predetermined thickness, and a constant on the epitaxial layer 120. An isolation region 130 having a depth, an anode region 140 having a predetermined depth in the epitaxial layer 120 inside the isolation region 130, and an epitaxial layer outside the isolation region 130. The cathode region 150 includes a cathode region 150 formed at a predetermined depth, an anode electrode 142 formed on the anode region 140, and a cathode electrode 152 formed on the cathode region 150.
먼저 상기 반도체 기판(110)은 대략 판상으로서 이는 3족의 원소인 In 등의 불순물이 포함된 P+형일 수 있다.First, the semiconductor substrate 110 may have a substantially plate shape, which may be a P + type containing impurities such as In, which is a Group 3 element.
이어서, 상기 반도체 기판(110) 위에 일정 두께로 형성된 에피텍셜층(120)은 5족의 원소인 P 또는 As 등의 불순물이 포함된 N-형일 수 있다.Subsequently, the epitaxial layer 120 formed on the semiconductor substrate 110 to have a predetermined thickness may be an N-type including impurities such as P or As, which is a group 5 element.
이어서, 상기 에피텍셜층(120)에 일정 깊이로 형성된 소자분리영역(130)은 In 등의 불순물을 이온 주입하여 형성된 P형일 수 있다. 여기서, 상기 소자분리영역(130)은 상기 에피텍셜층(120)에서부터 반도체기판(110)에까지 일정 깊이로 형성된다. 따라서, 상기 N-형 에피텍셜층(120)과 P형 소자분리영역(130)에 역바이어스를 가하면 완전한 절연 상태가 된다.Subsequently, the device isolation region 130 formed at a predetermined depth in the epitaxial layer 120 may be a P type formed by ion implantation of impurities such as In. The device isolation region 130 is formed at a predetermined depth from the epitaxial layer 120 to the semiconductor substrate 110. Therefore, if a reverse bias is applied to the N-type epitaxial layer 120 and the P-type device isolation region 130, a complete insulation state is obtained.
이어서, 상기 소자분리영역(130) 내측의 에피텍셜층(120)에 일정 깊이로 형성된 애노드 영역(140)은 3족의 원소인 In 등의 불순물이 고농도로 이온주입 및 확산되어 형성된 P+형일 수 있다. 여기서, 상기 애노드 영역(140)의 깊이는 대략 3~5㎛가 되도록 함이 바람직하다. 상기 애노드 영역(140)의 깊이가 3㎛ 이하이면, 순방향 전압에 대한 적절한 순방향 전류가 출력되지 않는다. 또한, 상기 애노드 영역(140)의 깊이가 5㎛ 이상이면, 너무 낮은 역방향 전압에서 쉽게 펀치 쓰루(punch through) 현상이 발생하여 바람직하지 않다.Subsequently, the anode region 140 formed at a predetermined depth in the epitaxial layer 120 inside the device isolation region 130 may be a P + type formed by ion implantation and diffusion of impurities such as In, which is a Group 3 element, at a high concentration. . In this case, the depth of the anode region 140 is preferably approximately 3 to 5 μm. When the depth of the anode region 140 is 3 μm or less, an appropriate forward current with respect to the forward voltage is not output. In addition, when the depth of the anode region 140 is 5 μm or more, it is not preferable because a punch through phenomenon occurs easily at a reverse voltage which is too low.
이어서, 상기 소자분리영역(130) 외측의 에피텍셜층(120)에 일정 깊이로 형성된 캐소드 영역(150)은 5족의 원소인 P 또는 As 등의 불순물이 이온주입 및 확산되어 형성된 N+형일 수 있다. 여기서, 상기 캐소드 영역(150)의 깊이는 상기 애노드 영역(140)의 깊이보다 작게 형성되어 있다. 예를 들면, 상기 캐소드 영역(150)의 깊이는 대략 2~3㎛로 형성한다.Subsequently, the cathode region 150 formed at a predetermined depth in the epitaxial layer 120 outside the device isolation region 130 may be an N + type formed by ion implantation and diffusion of impurities such as P or As, which is a group 5 element. . Here, the depth of the cathode region 150 is formed smaller than the depth of the anode region 140. For example, the depth of the cathode region 150 is formed to approximately 2 ~ 3㎛.
상기 애노드 전극(142)은 상기 애노드 영역(140) 위에 일정 두께로 증착되어 있고, 상기 캐소드 전극(152)은 상기 캐소드 영역(150) 위에 일정 두께로 증착되어 있다. 상기 애노드 전극(142) 및 캐소드 전극(152)은 알루미늄(Al), 구리(Cu) 또는 이의 등가물로 형성가능하며, 여기서 그 재질을 한정하는 것은 아니다.The anode electrode 142 is deposited to a certain thickness on the anode region 140, and the cathode electrode 152 is deposited to a predetermined thickness on the cathode region 150. The anode electrode 142 and the cathode electrode 152 may be formed of aluminum (Al), copper (Cu), or an equivalent thereof, but the material is not limited thereto.
또한, 상기 에피택셜층(120) 및 소자분리영역(130) 위에는 소자 보호를 위해 일정 두께로 보호막(160)이 형성되어 있다. 이러한 보호막(160)은 산화막, 질화막 또는 이의 등가물이 가능하며 여기서 그 재질을 한정하는 것은 아니다.In addition, a passivation layer 160 is formed on the epitaxial layer 120 and the device isolation region 130 to have a predetermined thickness to protect the device. The protective film 160 may be an oxide film, a nitride film, or an equivalent thereof, but the material is not limited thereto.
이러한 구조에 의해 본 발명에 의한 스위칭 다이오드(100)는 두 개의 PN 구조가 소자분리영역(130)을 사이에 두고 직접 접합된 형태를 함으로써, 저항이 최소화되어 스위칭 속도가 대폭 향상된다. 더불어, 원칩에 PNPN구조가 구현됨으로써, 칩 사이즈 및 이를 패키징한 패키지 사이즈도 대폭 줄일 수 있고, 또한 패키지 어셈블링 비용도 저가로 할 수 있게 된다.With this structure, the switching diode 100 according to the present invention has a form in which two PN structures are directly bonded with the device isolation region 130 interposed therebetween, thereby minimizing resistance and greatly improving switching speed. In addition, since the PNPN structure is implemented in one chip, the chip size and the package size of the package can be greatly reduced, and the package assembly cost can be reduced.
한편, 이러한 구조의 스위칭 다이오드(100)는 도 2a에 도시된 바와 같이, 애노드 전극(142)이 도전성 와이어(10)에 의해 리드핀(9)에 접속되고, 캐소드 전극(152)이 도전성 와이어(10)에 의해 리드핀(7)에 접속됨으로써, 패키지화된다.Meanwhile, in the switching diode 100 having such a structure, as shown in FIG. 2A, the anode electrode 142 is connected to the lead pin 9 by the conductive wire 10, and the cathode electrode 152 is connected to the conductive wire ( It is packaged by connecting to the lead pin 7 by 10).
도 3a를 참조하면, 본 발명에 의한 다른 스위칭 다이오드(200)의 단면도가 도시되어 있고, 도 3b를 참조하면, 그 등가 회로도가 도시되어 있다. 이러한 스위칭 다이오드(200)는 상술한 스위칭 다이오드(100)가 구조가 유사하므로, 그 차이점만을 설명하기로 한다.Referring to FIG. 3A, a cross-sectional view of another switching diode 200 according to the present invention is shown, and referring to FIG. 3B, an equivalent circuit diagram is shown. Since the switching diode 200 is similar in structure to the switching diode 200 described above, only the difference will be described.
도시된 바와 같이 본 발명의 다른 스위칭 다이오드(200)에 의하면, 소자분리영역(230)의 상면과 N-형 에피텍셜층(220)의 상면 사이에 금속(260)이 증착되어, 상기 소자분리영역(230) 및 N-형 에피텍셜층(220)이 쇼트될 수 있다. 그렇지만, 그 등가 회로도는 도 3b에 도시된 바와 같이, 상술한 도 2c의 등가회로도와 같다. 위와 같은 구조의 스위칭 다이오드(200)는 소자분리영역(230) 및 N-형 에피텍셜층(220)이 쇼트되어 있기 때문에, 역방향 특성이 안나타날 수 있다.As shown, according to another switching diode 200 of the present invention, a metal 260 is deposited between the top surface of the device isolation region 230 and the top surface of the N-type epitaxial layer 220 to form the device isolation region. 230 and N-type epitaxial layer 220 may be shorted. However, the equivalent circuit diagram is the same as the equivalent circuit diagram of FIG. 2C described above, as shown in FIG. 3B. In the switching diode 200 having the above structure, since the device isolation region 230 and the N-type epitaxial layer 220 are shorted, reverse characteristics may not appear.
도 4a 내지 도4e를 참조하면, 본 발명에 의한 스위칭 다이오드(100)의 제조 방법이 순차적으로 도시되어 있다.4A to 4E, a method of manufacturing the switching diode 100 according to the present invention is sequentially shown.
도시된 바와 같이 본 발명에 의한 스위칭 다이오드(100)의 제조 방법은 반도체 기판(110) 제공 단계와, 소자분리영역(130) 형성 단계와, 애노드 영역(140) 형성 단계와, 캐소드 영역(150) 형성 단계와, 애노드 전극(142) 및 캐소드 전극(152) 형성 단계로 이루어져 있다.As illustrated, the method of manufacturing the switching diode 100 according to the present invention includes providing a semiconductor substrate 110, forming a device isolation region 130, forming an anode region 140, and a cathode region 150. And forming the anode electrode 142 and the cathode electrode 152.
먼저, 도 4a를 참조하면, 반도체 기판(110) 제공 단계가 도시되어 있다.First, referring to FIG. 4A, a step of providing a semiconductor substrate 110 is illustrated.
도시된 바와 같이 대략 판상인 동시에 P+형인 반도체 기판(110)을 준비하고, 상기 반도체 기판(110) 위에는 N-형 에피텍셜층(120)을 일정 두께로 성장시킨다.As shown, a substantially plate-like and P + type semiconductor substrate 110 is prepared, and the N-type epitaxial layer 120 is grown on the semiconductor substrate 110 to a predetermined thickness.
이어서, 도 4b를 참조하면, 소자분리영역(130) 형성 단계가 도시되어 있다. 4B, the step of forming the device isolation region 130 is illustrated.
도시된 바와 같이 상기 에피텍셜층(120)의 상면으로부터 반도체 기판(110)까지 일정 깊이로 소자분리영역(130)을 형성한다. 이러한 소자분리영역(130)은 P형 불순물을 이온주입하여 형성한다.As shown, the device isolation region 130 is formed from the upper surface of the epitaxial layer 120 to the semiconductor substrate 110 at a predetermined depth. The device isolation region 130 is formed by implanting P-type impurities.
이어서, 도 4c를 참조하면, 애노드 영역(140) 형성 단계가 도시되어 있다.Next, referring to FIG. 4C, an anode region 140 forming step is illustrated.
도시된 바와 같이 상기 소자분리영역(130)의 내측인 N-형 에피텍셜층(120)에 일정 깊이로 P+형 애노드 영역(140)을 형성한다. 이러한 P+형 애노드 영역(140)은 3족의 원소인 In 등의 불순물을 이온주입 및 확산하여 형성한다. 여기서, 상기 애노드 영역(140)의 깊이는 대략 3~5㎛가 되도록 형성함이 바람직하다. 상기 애노드 영역(140)의 깊이가 3㎛ 이하이면, 순방향 전압에 대한 적절한 순방향 전류가 출력되지 않는다. 또한, 상기 애노드 영역(140)의 깊이가 5㎛ 이상이면, 너무 낮은 역방향 전압에서 쉽게 펀치 쓰루(punch through) 현상이 발생하여 바람직하지 않다.As shown, the P + type anode region 140 is formed in the N-type epitaxial layer 120 inside the device isolation region 130 at a predetermined depth. The P + type anode region 140 is formed by ion implantation and diffusion of impurities such as In, which is a Group 3 element. Here, the depth of the anode region 140 is preferably formed to be approximately 3 ~ 5㎛. When the depth of the anode region 140 is 3 μm or less, an appropriate forward current with respect to the forward voltage is not output. In addition, when the depth of the anode region 140 is 5 μm or more, a punch through phenomenon occurs easily at a reverse voltage that is too low, which is not preferable.
이어서, 도 4d를 참조하면, 캐소드 영역(150) 형성 단계가 도시되어 있다.Next, referring to FIG. 4D, a cathode region 150 forming step is illustrated.
도시된 바와 같이 상기 소자분리영역(130)의 외측인 N-형 에피텍셜층(120)에 일정 깊이로 N+형 캐소드 영역(150)을 형성한다. 이러한 N+형 캐소드 영역(150)은 5족의 원소인 P 또는 As 등의 불순물이 이온주입 및 확산하여 형성한다.As shown, the N + type cathode region 150 is formed on the N-type epitaxial layer 120 that is outside of the device isolation region 130 at a predetermined depth. The N + type cathode region 150 is formed by ion implantation and diffusion of impurities such as P or As, which are Group 5 elements.
여기서, 도시되어 있지는 않지만, 상기 소자분리영역(130)의 상면과 N-형 에피텍셜층(120)의 상면 사이에 금속을 증착하여, 상기 소자분리영역(130) 및 N-형 에피텍셜층(120)이 쇼트되도록 할 수도 있다. 이와 같이 소자분리영역(130) 및 N-형 에피텍셜층(120)을 쇼트하게 되면, 역방향 특성이 안나타날 수 있다.Although not shown, metal is deposited between the top surface of the device isolation region 130 and the top surface of the N-type epitaxial layer 120 to form the device isolation region 130 and the N-type epitaxial layer ( 120 may be shorted. As described above, when the device isolation region 130 and the N-type epitaxial layer 120 are shorted, reverse characteristics may not appear.
이어서, 도4e를 참조하면, 애노드 전극(142) 및 캐소드 전극(152) 형성 단계가 도시되어 있다.Next, referring to FIG. 4E, the steps of forming the anode electrode 142 and the cathode electrode 152 are illustrated.
도시된 바와 같이 상기 애노드 영역(140) 위에 일정 두께로 금속을 증착하여 애노드 전극(142)을 형성하고, 상기 캐소드 영역(150) 위에 일정 두께로 금속을 증착하여 캐소드 전극(152)을 형성한다. 이러한 애노드 전극(142) 및 캐소드 전극(152)은 알루미늄, 구리 또는 이의 등가물로 형성가능하며, 여기서 그 재질을 한정하는 것은 아니다. 또한, 상기와 같은 공정 후에는 상기 에피택셜층(120) 및 소자분리영역(130) 위에 소자 보호를 위해 일정 두께로 보호막(160)을 형성한다.As shown, an anode electrode 142 is formed by depositing a metal to a predetermined thickness on the anode region 140, and a cathode electrode 152 is formed by depositing a metal to a predetermined thickness on the cathode region 150. The anode electrode 142 and the cathode electrode 152 may be formed of aluminum, copper, or an equivalent thereof, but the material is not limited thereto. In addition, after the process described above, the passivation layer 160 is formed on the epitaxial layer 120 and the device isolation region 130 to have a predetermined thickness to protect the device.
상술한 바와 같이, 본 발명에 따른 스위칭 다이오드 및 그 제조 방법은 원칩(one chip)에 PNPN 구조의 스위칭 다이오드를 구현함으로써, 칩 사이즈 또는 패키지 사이즈를 더욱 줄일 수 있는 효과가 있다.As described above, the switching diode and its manufacturing method according to the present invention has the effect of further reducing the chip size or package size by implementing a switching diode having a PNPN structure on one chip.
또한, PN 구조와 PN 구조 사이에 불필요한 와이어 본딩을 수행하지 않고, 직접 P+형 기판이 위의 PN 구조와 PN 구조를 연결함으로써, 스위칭 속도가 더욱 향상되는 효과가 있다.In addition, since the P + type substrate directly connects the PN structure and the PN structure without performing unnecessary wire bonding between the PN structure and the PN structure, the switching speed is further improved.
더불어, PNPN 구조가 원칩으로 구현됨으로써, 패키지 어셈블링 공정도 더욱 단순화되어, 비용을 절감할 수 있는 효과가 있다.In addition, since the PNPN structure is implemented in one chip, the package assembling process is further simplified, thereby reducing costs.
이상에서 설명한 것은 본 발명에 따른 스위칭 다이오드 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is just one embodiment for carrying out the switching diode and the manufacturing method according to the present invention, the present invention is not limited to the above-described embodiment, as claimed in the following claims Without departing from the gist of the present invention, those skilled in the art to which the present invention pertains to the technical spirit of the present invention to the extent that various modifications can be made.
도 1a는 종래의 스위칭 다이오드가 장착된 패키지를 도시한 평면도이고, 도 1b는 종래의 스위칭 다이오드의 단면을 도시한 단면도이며, 도 2c는 그 등가 회로도이다.1A is a plan view showing a package equipped with a conventional switching diode, FIG. 1B is a sectional view showing a cross section of a conventional switching diode, and FIG. 2C is an equivalent circuit diagram thereof.
도 2a는 본 발명에 의한 스위칭 다이오드가 장착된 패키지를 도시한 평면도이고, 도 2b는 본 발명에 의한 스위칭 다이오드의 단면을 도시한 단면도이며, 도 2c는 그 등가 회로도이다.Figure 2a is a plan view showing a package equipped with a switching diode according to the present invention, Figure 2b is a sectional view showing a cross section of the switching diode according to the present invention, Figure 2c is an equivalent circuit diagram.
도 3a는 본 발명에 의한 다른 스위칭 다이오드의 단면을 도시한 단면도이고, 도 3b는 그 등가 회로도이다.3A is a cross-sectional view showing a cross section of another switching diode according to the present invention, and FIG. 3B is an equivalent circuit diagram thereof.
도 4a 내지 도4e는 본 발명에 의한 스위칭 다이오드의 제조 방법을 도시한 순차 설명도이다.4A to 4E are sequential explanatory diagrams showing a method of manufacturing a switching diode according to the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
100,200; 본 발명에 의한 스위칭 다이오드100,200; Switching diode according to the present invention
110; 반도체 기판 120; 에픽텍셜층110; A semiconductor substrate 120; Epitaxial
130; 소자분리영역 140; 애노드 영역130; An isolation region 140; Anode area
142; 애노드 전극 150; 캐소드 영역142; Anode electrode 150; Cathode area
152; 캐소드 전극 160; 보호막152; Cathode electrode 160; Shield
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