KR20050000569A - 소자 분리막 재가공 처리 방법 - Google Patents

소자 분리막 재가공 처리 방법 Download PDF

Info

Publication number
KR20050000569A
KR20050000569A KR1020030041014A KR20030041014A KR20050000569A KR 20050000569 A KR20050000569 A KR 20050000569A KR 1020030041014 A KR1020030041014 A KR 1020030041014A KR 20030041014 A KR20030041014 A KR 20030041014A KR 20050000569 A KR20050000569 A KR 20050000569A
Authority
KR
South Korea
Prior art keywords
trench
sti
vapor deposition
chemical vapor
solution
Prior art date
Application number
KR1020030041014A
Other languages
English (en)
Inventor
김성래
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR1020030041014A priority Critical patent/KR20050000569A/ko
Publication of KR20050000569A publication Critical patent/KR20050000569A/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/0206Cleaning during device manufacture during, before or after processing of insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • H01L21/31053Planarisation of the insulating layers involving a dielectric removal step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체 제조 공정 중, STI(Shallow Trench Isolation) 공정중에 발생하는 표면막의 불필요한 미립자(particle) 등을 제거하기 위한 방법에 관한 것으로, 보다 자세하게는 STI 공정에서 공정사고가 발생하였을 때, STI 라이너 산화막(STI-Liner Oxide)을 형성한 직후에 실시되는 세정(Clean)에 SC1 용액을 사용하여 표면에 잔존하는 파티클을 제거하는 소자 분리막 재가공 처리에 관한 것이다.
본 발명의 소자 분리막 재가공 처리 방법은, STI 공정에서 라이너 산화막을 형성한 후 비정상적인 상태 즉 라이너 산화막에 미립자가 있거나 다른 문제가 생겨 미립자 소스(Particle Source)를 제거하고자 할 때 SC1 용액을 사용함으로써 미립자 등 불순물을 효율적으로 제거하며, 표면에 산화 환원 반응을 일으켜 후속 공정에서 발생하는 보이드를 최대한 억제할 수 있는 효과가 있다.

Description

소자 분리막 재가공 처리 방법{Method for STI rework procedure}
본 발명은 반도체 제조 공정 중, STI(Shallow Trench Isolation) 공정중에 발생하는 표면막의 불필요한 미립자(particle) 등을 제거하기 위한 방법에 관한 것으로, 보다 자세하게는 STI 공정에서 공정사고가 발생하였을 때, STI 라이너 산화막(STI-Liner Oxide)을 형성한 직후에 실시되는 세정(Clean)에 SC1 용액을 사용하여 표면에 잔존하는 파티클을 제거하는 소자 분리막 재가공 처리에 관한 것이다.
통상적으로, 반도체 제조 공정에서는 웨이퍼상에 미립자, 금속 불순물, 표면 피막, 유기오염물질 등 다양한 불순물을 제거하기 위하여 습식 세정 공정을 진행한다.
웨이퍼가 대구경화되고 소자들이 고밀도, 고집적화됨에 따라, 웨이퍼 상에존재하는 미립자 등 미세오염(micro-contamination)이 제품의 수율과 신뢰성에 큰 영향을 미치게 되었다.
반도체 세정 공정에 있어서, 웨이퍼 표면에 흡착되어 있는 금속 불순물을 제거하기 위해서 RCA-2 세정 방법이 사용되기도 한다. 상기 RCA-2 세정 방법에서는 세정액으로서 금속 불순물을 제거하기 위한 SC2(Standard Cleaner-2 : HCl, H2O2및 H2O 의 혼합물) 용액을 사용한다. 그러나, RCA-2 세정 방법에서는 염소(Cl) 잔류물 및 염산(HCl)의 흄(fume)에 의한 설비의 부식이 문제가 된다.
웨이퍼의 표면에 흡착되어 있는 유기성 또는 무기성 미립자를 제거하기 위한 물리적인 방법으로서 스핀 스크러빙(spin scrubbing) 방법이 사용되고 있는데, 상기 스핀 스크러빙 공정 중에 증류수(DI) 이외에 미립자 및 유기 오염 물질을 제거하기 위한 SC1(Standard Cleaner-1 : NH4OH, H2O2및 H2O의 혼합물) 용액과 희석 불화수소산(HF : Hydrofluoric Acid) 용액을 이용한 화학적인 방법을 겸비하는 공정들도 많이 이용되고 있다.
상기 SC1 용액은 증류수(DI)와 함께 웨이퍼 표면의 오염을 방지하기 위한 보관용수로 사용되기도 한다. 일본특허공개 제2001-076118호를 보면, 보관용수(DI, SC1)의 액온을 0~18℃ 에서 보관하고, SC1 평가법(표면의 미립자 등 LPD(Light Point Defect)의 수 또는 증가 상태를 확인하는 것)에 의해 웨이퍼의 품질을 평가하는 것을 볼 수 있다.
또한, 상기 SC1 용액은 구리가 함유된 전자부품의 습가공 용액으로 사용되기도 한다. 미국특허공개 제60/135,267호를 보면, 구리를 함유한 전자부품의 표면에 부착된 산화층, 그리스, 광택제, 유기 화합물 또는 입자와 같은 오염물을 제거하기 위한 세척용액으로 사용되고, NH4OH:H2O2:H2O의 부피비를 가장 바람직하게 약 1:1:90 ~ 약 1:1:110 으로 조성하는 것을 볼 수 있다.
대한민국공개특허 제1999-0025541호에서는, 트랜치 소자분리막에서 발생하는 보이드(void) 결함을 억제할 수 있는 트랜치 소자분리 공정에 SC1 용액을 사용한다. 즉, 마스크 패턴의 모양을 조절하기 위해 SC1 용액을 사용하는 바, NH4OH:H2O2:H2O의 부피비를 1:4:20 으로 조성하는 것을 볼 수 있다.
상기에서 볼 수 있는 바와 같이, 종래에 SC1 용액이 각각 독특한 조성비로서, 널리 쓰이고 있음을 확인할 수 있다. 그러나, 상기의 조성비는 본 발명이 속하는 기술분야에서는 적당하지 않다. 즉, 본 발명은 STI 공정 중에서 공정사고가 발생하였을 때 이용되는 것으로서, 실리콘웨이퍼에 패드 산화막과 질화막을 형성한 후, 포토리소그래피(photolithography) 공정에 의한 모트 에칭(moat etching)에 의해 패드 산화막과 질화막을 패터닝하고 드러난 실리콘웨이퍼를 식각하여 반도체 소자 분리 영역을 정의하기 위한 트렌치를 형성한 후, STI 라이너 산화막(STI-Liner Oxide)을 형성한 직후에 실시되는 세정(Clean)에 적용되는 방법이다. 종래에는 STI 공정에서 공정사고가 발생하였을 때, STI 라이너 산화막(STI-Liner Oxide)을 형성한 직후에 실시되는 세정(Clean)에 증류수(DI)로만 세정을 하여 미립자 제거에 부족했으며 이에 따라 후속공정 진행시 보이드(void)가많이 유발될 수 있는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, STI 공정에서 공정사고가 발생하였을 때, STI 라이너 산화막(STI-Liner Oxide)을 형성한 직후에 실시되는 세정(Clean)에 SC1 용액으로 세정을 하여 미립자를 보다 효율적으로 제거하며 후속 공정에서 발생하는 보이드를 최대한 억제할 수 있는 소자 분리막 재가공 처리 방법을 제공함에 본 발명의 목적이 있다.
도 1은 본 발명에 의한 STI 공정을 나타낸 블럭도.
도 2는 본 발명에 의한 실시예와 종래기술과의 간략비교도.
본 발명의 상기 목적은 기판에 패드 산화막과 질화막을 증착하고 패터닝하는 단계; 상기 기판을 식각하여 트렌치를 형성하는 단계; 상기 기판을 열처리하여 상기 트렌치 내벽에 라이너 산화막을 형성하는 단계; 상기 라이너 산화막 형성 이후 발생한 이물질을 SC1 용액을 이용하여 세정하는 단계; 및 상기 트랜치를 갭필하는 단계를 포함하는 소자 분리막 재가공 처리 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 명세서에 첨부된 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 1은 본 발명에 의한 STI 공정을 나타낸 블럭도이다.
"1. 실리콘웨이퍼에 패드 산화막과 질화막을 증착 → 2. 포토리소그래피 공정에 의한 모트 에칭에 의해 상기 패드 산화막과 질화막을 패터닝 → 3. 상기 패터닝된 실리콘웨이퍼를 식각하여 반도체 소자 분리 영역을 정의하기 위한 트렌치를 형성 → 4. STI 라이너 산화막을 형성 → 5. 상기 STI 라이너 산화막이 형성된 후 미립자 등의 이물질이 발생할 때, SC1 용액을 이용한 세정 공정을 실시 → 6. 상기 STI 라이너 산화막이 형성된 후 STI-FILL 산화막을 형성 → 7. 모트 에칭 세정 공정을 실시(Film 내의 불순물을 제거하기 위해) → 8. 어닐 공정을 실시(Film의 안정화를 위해) → 9. CMP 공정을 실시"
본 발명은 상기 5번에 기재된 바와 같이, STI 공정 중에서 공정사고가 발생하였을 때 이용되는 세정 공정으로서, 상기 4번에 기재된 STI 라이너 산화막을 형성한 후에 실시되어 미립자를 보다 효율적으로 제거하며 후속 공정에서 발생하는 보이드를 최대한 억제할 수 있는 방법을 제시한다.
STI 공정에서 라이너 산화막을 형성한 후 비정상적인 상태, 즉 라이너 산화막에 미립자가 있거나 다른 문제가 생겨 미립자 소스(Particle Source)를 제거하고자 할 때에는 일반적으로는 증류수(DI)를 이용한 스크러버(Scrubber) 공정을 진행한다.
그러나, 라이너 산화막만 있는 상태의 표면에는 OH 나 Si-H 가 다량 함유되어 있기 때문에 후속 공정 진행시 두꺼운 산화막을 증착(Deposition)할 때 막질의 균일도가 떨어져 불안정하게 되고 트랜치 내부에 보이드(void)를 유발할 여지가 크다. STI 라이너 산화막은 소수성을 띠고 STI Deposition film은 친수성을 가진다.이러한 특징때문에 소수성인 막질에 미량의 수분이 안착되어 있어서 친수성을 가진 TEOS/O3를 이용한 STI-FILL Film이 증착하게 되면 SiO2막질이 형성되는 과정에서 미량의 수분과 혼합되어 절연막 순도를 떨어뜨리게 된다.
따라서, 본 발명은 상기 설명된 증류수(DI)를 이용한 방법을 지양하고 미립자 제거와 보이드 발생을 최대한 억제할 수 있는 SC1 용액을 이용한 방법을 제시하는 바, 바람직하게는 SC1 용액의 부피조성비를 NH4OH:H2O2:H2O → 1:1:20 으로 한다.
상기와 같은 조성비를 이용하면 미립자 제거와 함께 STI 라이너 산화막 표면에 안착되는 수분의 양을 최소화 할 수 있으며, SC1 용액 자체로 산화 환원 반응을 일으켜 표면 반응의 활성화를 기대할 수 있다. 보이드가 발생하는 것은 습식식각에서 진행되는 강산에 의해 생기기 때문에 산화 환원 반응은 매우 중요한 것이다.
상기 STI-FILL 산화막은 저압 화학적 증착(LPCVD), 플라즈마 강화 화학적 증착(PECVD), 대기압 화학적 증착(APCVD), 대기압 미만의 화학적 증착(SACVD) 및 고밀도 플라즈마 화학적 증착(HDP-CVD) 중 어느 하나의 방법으로 기판에 가해진다.
도 2는 본 발명에 의한 실시예를 종래기술과 간략히 비교한 것이다. 도 2a는 증류수(DI)를 이용했을 때를 나타낸 것이며, 도 2b는 SC1 용액을 이용했을 때를 나타낸 것이다.
도 2a를 보면, TEOS/O3을 이용한 공정에서는 증류수(DI)를 이용했을 때 균열(1)이 발생할 가능성이 높은 바, 도면과 같이 CMP 후 습식식각에 의한 공정이 이루어지면 균열(1)이 발생한 곳으로 화학용액이 침투하여 보이드를 유발할 가능성을 크게 한다.
도 2b를 보면, TEOS/O3을 이용한 공정에서는 SC1 용액을 이용했을 때 균열(2)이 트랜치 내부에 존재하게 되어 화학 용액에 의한 손상이 없다. SC1 용액을 이용하여 DI를 이용한 막질보다 순도가 높은 SiO2막질을 얻어냄으로써, 균열(2)이 발생하더라도 트랜치 내부에 존재하게 되는 것이다. 따라서 후속 공정 진행시 보이드가 형성되지 않는다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 소자 분리막 재가공 처리 방법은, STI 공정에서 라이너 산화막을 형성한 후 비정상적인 상태 즉 라이너 산화막에 미립자가 있거나 다른 문제가 생겨 미립자 소스(Particle Source)를 제거하고자 할 때 SC1 용액을 사용함으로써 미립자 등 불순물을 효율적으로 제거하며, 표면에 산화 환원 반응을 일으켜 후속 공정에서 발생하는 보이드를 최대한 억제할 수 있는 효과가 있다.

Claims (4)

  1. STI 공정 중에서 공정사고가 발생하였을 때 이용되는 소자 분리막 재가공 처리 방법에 있어서,
    기판에 패드 산화막과 질화막을 증착하고 패터닝하는 단계;
    상기 기판을 식각하여 트렌치를 형성하는 단계;
    상기 기판을 열처리하여 상기 트렌치 내벽에 라이너 산화막을 형성하는 단계;
    상기 라이너 산화막 형성 이후 발생한 이물질을 SC1 용액을 이용하여 세정하는 단계; 및
    상기 트랜치를 갭필하는 단계
    를 포함하는 것을 특징으로 하는 소자 분리막 재가공 처리 방법.
  2. 제 1 항에 있어서,
    상기 SC1 용액을 이루는 NH4OH:H2O2:H2O 의 부피조성비는 1:1:20 인 것을 특징으로 하는 소자 분리막 재가공 처리 방법.
  3. 제 1 항에 있어서,
    상기 갭필은 저압 화학적 증착(LPCVD), 플라즈마 강화 화학적 증착(PECVD), 대기압 화학적 증착(APCVD), 대기압 미만의 화학적 증착(SACVD) 및 고밀도 플라즈마 화학적 증착(HDP-CVD) 중 어느 하나의 방법으로 형성되는 것을 특징으로 하는 소자 분리막 재가공 처리 방법.
  4. 제 1 항에 있어서,
    상기 갭필하는 단계는 모트 에칭 세정 공정을 실시하고, 어닐 공정을 실시하며, CMP 공정을 실시하는 것을 특징으로 하는 소자 분리막 재가공 처리 방법.
KR1020030041014A 2003-06-24 2003-06-24 소자 분리막 재가공 처리 방법 KR20050000569A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030041014A KR20050000569A (ko) 2003-06-24 2003-06-24 소자 분리막 재가공 처리 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030041014A KR20050000569A (ko) 2003-06-24 2003-06-24 소자 분리막 재가공 처리 방법

Publications (1)

Publication Number Publication Date
KR20050000569A true KR20050000569A (ko) 2005-01-06

Family

ID=37216509

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030041014A KR20050000569A (ko) 2003-06-24 2003-06-24 소자 분리막 재가공 처리 방법

Country Status (1)

Country Link
KR (1) KR20050000569A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101432917B1 (ko) * 2013-01-04 2014-08-21 주식회사 엘지실트론 웨이퍼 세정 방법 및 웨이퍼 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101432917B1 (ko) * 2013-01-04 2014-08-21 주식회사 엘지실트론 웨이퍼 세정 방법 및 웨이퍼 제조 방법

Similar Documents

Publication Publication Date Title
US7157351B2 (en) Ozone vapor clean method
US8703005B2 (en) Methods for removing dielectric materials
US6265781B1 (en) Methods and solutions for cleaning polished aluminum-containing layers, methods for making metallization structures, and the structures resulting from these methods
KR101376897B1 (ko) 액체 메니스커스를 이용한 포스트 에칭 웨이퍼 표면 세정
US20140187035A1 (en) Method of etching a porous dielectric material
US7824505B2 (en) Method to address carbon incorporation in an interpoly oxide
JP2000236021A (ja) 半導体装置のコンタクトホール埋め込み方法
US6589882B2 (en) Copper post-etch cleaning process
US6632743B1 (en) Post-planarization, pre-oxide removal ozone treatment
US7060631B2 (en) Methods of cleaning surfaces of copper-containing materials, and methods of forming openings to copper-containing substrates
KR100195983B1 (ko) 자동차 도어 글라스런의 마모방지장치
US7001641B2 (en) Seed layer treatment
US6541391B2 (en) Methods of cleaning surfaces of copper-containing materials, and methods of forming openings to copper-containing substrates
KR20050000569A (ko) 소자 분리막 재가공 처리 방법
TW201320241A (zh) 處理基板的系統與方法
KR100848247B1 (ko) 반도체 소자의 파티클 제거 방법
US6183819B1 (en) Method for processing a poly defect
KR100196508B1 (ko) 반도체 장치의 폴리실리콘막 세정방법
KR100563786B1 (ko) 반도체 소자의 컨택 형성방법
JP4609616B2 (ja) 半導体装置用洗浄剤
KR19990048785A (ko) 반도체 소자의 세정방법
KR100557944B1 (ko) 반도체소자의 절연막 형성방법
KR20020048647A (ko) 반도체소자의 세정 방법
KR20080062049A (ko) 화학기계적 연마 공정에서 저유전율 절연막의 이물질 제거방법
KR20020041180A (ko) 반도체 장치의 세정 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application