KR20040111126A - A flip chip mounting device and a flip chip mounting method - Google Patents
A flip chip mounting device and a flip chip mounting method Download PDFInfo
- Publication number
- KR20040111126A KR20040111126A KR1020040045263A KR20040045263A KR20040111126A KR 20040111126 A KR20040111126 A KR 20040111126A KR 1020040045263 A KR1020040045263 A KR 1020040045263A KR 20040045263 A KR20040045263 A KR 20040045263A KR 20040111126 A KR20040111126 A KR 20040111126A
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor device
- external connection
- solder
- material layer
- insulating material
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 35
- 239000004065 semiconductor Substances 0.000 claims abstract description 104
- 229910000679 solder Inorganic materials 0.000 claims abstract description 80
- 239000011810 insulating material Substances 0.000 claims abstract description 72
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000000463 material Substances 0.000 claims description 48
- 238000004382 potting Methods 0.000 claims description 24
- 230000007261 regionalization Effects 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 10
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 abstract 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 239000013013 elastic material Substances 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000010485 coping Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000011162 core material Substances 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- -1 for example Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 238000005272 metallurgy Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000013021 overheating Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229920002050 silicone resin Polymers 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
Description
본 발명은 반도체 장치의 일평면에 배열된 복수개의 외부 접속 단자가 땜납에 의하여 실장 기판의 배선 패턴에 전기적으로 접속된 플립 칩 실장체, 및 일평면에 복수개의 외부 접속 단자가 배열된 반도체 장치를 배선 패턴이 형성된 실장 기판상에 탑재하기 위한 플립 칩 실장 방법에 관한 것이다.The present invention relates to a flip chip mounting body in which a plurality of external connection terminals arranged on one plane of a semiconductor device are electrically connected to a wiring pattern of a mounting board by solder and a semiconductor device in which a plurality of external connection terminals are arranged on one plane To a flip chip mounting method for mounting on a mounting substrate on which a wiring pattern is formed.
예컨대, BGA(Ball Grid Array:볼 그리드 어레이)나 CSP(Chip Size Package:칩 사이즈 패키지), WLCSP(Wafer Level CSP:웨이퍼 레벨 CSP), 베어 칩(Bare Chip) 등 일평면에 복수개의 외부 접속 단자가 배열된 반도체 장치를 실장 기판에 전기적으로 접속시킬 때, 반도체 장치의 외부 접속 단자를 실장 기판상에 직접 접속하는 플립 칩 실장체가 이용되고 있다(예컨대, 일본 특허 공보 제 2833272호 참조). 플립 칩 실장체는 종래 사용되어 온 와이어 본딩에 비해 배선 길이가 짧고 전기적 특성이 뛰어나 실장 면적을 작게 할 수 있다는 등의 특징을 갖고 있다.For example, a plurality of external connection terminals (not shown) are formed on one plane such as a BGA (ball grid array), a CSP (Chip Size Package), a WLCSP (Wafer Level CSP) (Refer to Japanese Patent Publication No. 2833272, for example) is used for directly connecting an external connection terminal of a semiconductor device to a mounting substrate when the semiconductor device in which the semiconductor device is arranged is electrically connected to the mounting substrate. The flip chip mounting body has features such that the wiring length is short and the electrical characteristics are excellent compared with the wire bonding which has been used in the past, so that the mounting area can be reduced.
플립 칩 실장체를 실현하기 위한 플립 칩 실장 방법으로서 반도체 장치의 전극 패드상에 언더 볼 야금으로 불리는 토대를 통하여 탑재된 땜납 볼을 이용하는 방법(C4(Controlled Collapse Chip Connection) 공법이라고 함)이 있다. 땜납 볼의 형성 방법은 예컨대, 일본 특허 공개 공보 2002－289637호에 개시되어 있다.As a flip chip mounting method for realizing a flip chip mounting body, there is a method (referred to as C4 (Controlled Collapse Chip Connection) method) in which a solder ball is mounted on an electrode pad of a semiconductor device through a base called under-ball metallurgy. A method of forming a solder ball is disclosed in, for example, Japanese Patent Application Laid-Open No. 2002-289637.
C4 공법에서는 반도체 장치의 외부 접속 단자로서 땜납 볼을 이용하지만, 서로 인접하는 땜납 볼이 접속되는 것을 방지하기 위하여, 반도체 장치의 패드 피치에 제약을 받아 반도체 장치의 미세화를 방해한다는 문제가 있었다.In the C4 method, a solder ball is used as an external connection terminal of a semiconductor device. However, there is a problem in that miniaturization of the semiconductor device is hindered due to restriction of the pad pitch of the semiconductor device in order to prevent connection of adjacent solder balls.
이에, 본 발명은 반도체 장치의 미세화에 대응할 수 있는 플립 칩 실장체 및 플립 칩 실장 방법을 제공하는 것을 목적으로 하는 것이다.Accordingly, it is an object of the present invention to provide a flip chip mounting body and a flip chip mounting method capable of coping with miniaturization of a semiconductor device.
도 1a 내지 1c는 플립 칩 실장체의 일 실시예를 개략적으로 나타내는 도면으로서, 도 1a는 반도체 장치의 실장 영역의 평면도, 도 1b는 도 1a의 X－X위치에서의 단면도, 도 1c는 도 1b의 절선 원으로 둘러싸인 부분을 확대하여 나타내는 단면도.1A is a plan view of a mounting region of a semiconductor device, FIG. 1B is a cross-sectional view taken along the line X-X in FIG. 1A, FIG. 1C is a cross- Fig. 6 is an enlarged cross-sectional view of a portion enclosed by an arc source of Fig.
도 2a 내지 2f는 플립 칩 실장 방법의 일 실시예를 개략적으로 나타내는 공정 단면도.2A to 2F are process sectional views schematically showing an embodiment of a flip chip mounting method.
도 3a, 3b는 플립 칩 실장체의 다른 실시예에서의 땜납 형성 영역을 개략적으로 나타내는 도면으로서, 도 3a는 평면도, 도 3b는 도 3a의 Y－Y위치에서의 단면도.Figs. 3A and 3B are schematic views showing a solder forming region in another embodiment of the flip chip package, Fig. 3A is a plan view, and Fig. 3B is a cross-sectional view at Y-Y position in Fig.
* 도면의 주요 부분에 대한 부호의 설명 *Description of the Related Art [0002]
1 실장 기판1 mounting substrate
3 배선 패턴3 wiring pattern
5 재료 패턴5 Material pattern
7 반도체 장치7 semiconductor device
9 절연성 재료층9 Insulation material layer
9a, 9b, 9c 개구부9a, 9b, 9c openings
11, 23 외부 접속 단자11, 23 External connection terminal
13, 25 땜납13, 25 solder
15 포팅재(potting material)15 Potting material
17 땜납 인쇄 마스크17 solder printing mask
17a 개구부17a opening
19 스퀴지(squeegee)19 Squeegee
21 땜납 페이스트21 Solder Paste
본 발명의 플립 칩 실장체는 반도체 장치의 일평면에 배열된 복수개의 외부 접속 단자가 땜납에 의하여 실장 기판의 배선 패턴에 전기적으로 접속된 플립 칩 실장체이며, 실장 기판의 배선 패턴 형성면에 적어도 상기 외부 접속 단자에 대응하는 개구부를 구비하는 절연성 재료층이 형성되어 있고 상기 개구부내에 형성된 땜납에 의하여 상기 외부 접속 단자와 상기 배선 패턴이 전기적으로 접속되는 것이다.A flip chip mounting body of the present invention is a flip chip mounting body in which a plurality of external connection terminals arranged on one plane of a semiconductor device are electrically connected to a wiring pattern of a mounting board by solder, An insulating material layer having an opening corresponding to the external connection terminal is formed and the external connection terminal and the wiring pattern are electrically connected by the solder formed in the opening.
본 발명의 플립 칩 실장 방법은 일평면에 복수개의 외부 접속 단자가 배열된반도체 장치를 배선 패턴이 형성된 실장 기판상에 탑재하기 위한 플립 칩 실장 방법에 있어서, 아래의 공정 (A) 내지 (C)를 포함한다.A flip chip mounting method of the present invention is a flip chip mounting method for mounting a semiconductor device having a plurality of external connection terminals arranged on one plane on a mounting substrate on which wiring patterns are formed, .
(A) 실장 기판의 배선 패턴 형성면에 적어도 상기 외부 접속 단자에 대응하는 개구부를 구비하는 절연성 재료층을 형성하는 공정,(A) forming an insulating material layer having an opening corresponding to at least the external connection terminal on a wiring pattern formation surface of a mounting substrate,
(B) 상기 개구부내에 땜납 페이스트를 충전하는 공정,(B) filling the solder paste in the opening,
(C) 상기 절연성 재료층을 잔존시킨 상태에서 반도체 장치를 상기 배선 패턴의 위치에 맞추어 실장 기판상에 탑재한 후, 리플로우 처리를 실시하여 상기 외부 접속 단자와 상기 배선 패턴을 땜납에 의하여 전기적으로 접속시키는 공정.(C) after the semiconductor device is mounted on the mounting board with the insulating material layer remaining thereon, the reflow process is performed to electrically connect the external connection terminal and the wiring pattern by soldering A process of connecting.
본 발명의 플립 칩 실장체 및 플립 칩 실장 방법에 의하면, 반도체 장치가 서로 인접하는 외부 접속 단자 간에 절연성 재료층을 잔존시킬 수 있어 C4 등 종래의 플립 칩 실장 방법에 비하여 패드 피치를 작게 할 수 있으므로, 반도체 장치의 미세화에 대응할 수 있다.According to the flip chip mounting body and the flip chip mounting method of the present invention, since the insulating material layer can remain between the external connection terminals adjacent to each other in the semiconductor device, the pad pitch can be made smaller than the conventional flip chip mounting method such as C4 , It is possible to cope with the miniaturization of semiconductor devices.
나아가, 절연성 재료층의 두께에 따라 반도체 장치의 외부 접속 단자, 실장 기판의 배선 패턴 간의 땜납의 높이를 제어할 수 있으므로, 종래 기술에 비해 땜납의 높이를 높게 할 수 있다. 땜납의 높이를 높게 함으로써 열팽창이나 외력에 따른 응력을 완화시킬 수 있다.Furthermore, since the height of the solder between the external connection terminal of the semiconductor device and the wiring pattern of the mounting board can be controlled according to the thickness of the insulating material layer, the height of the solder can be increased as compared with the prior art. By increasing the height of the solder, stress due to thermal expansion or external force can be relaxed.
나아가, 종래 기술과 같이 반도체 장치의 패드상에 땜납 볼을 형성하는 공정이 필요 없기 때문에, 제조 비용의 절감을 도모할 수 있다.Furthermore, since there is no need to form a solder ball on the pads of the semiconductor device as in the prior art, the manufacturing cost can be reduced.
나아가, 절연성 재료층의 개구부에 땜납 페이스트를 충전 시의 땜납 인쇄 마스크의 정밀도, 인쇄 마스크 위치 맞춤의 정밀도를 반도체 장치에 땜납 볼을 탑재하는 경우에 비해 완화시킬 수 있으므로, 제조 비용의 절감을 도모할 수 있고 프로세스 마진(제품 수율)을 향상시킬 수 있다.Furthermore, since the accuracy of the solder printing mask and the accuracy of the alignment of the printing mask when the solder paste is filled in the opening of the insulating material layer can be relaxed as compared with the case where the solder ball is mounted on the semiconductor device, the manufacturing cost can be reduced And the process margin (product yield) can be improved.
나아가, 콘덴서나 저항 등의 칩 부품과 같은 프로세스에 의해 반도체 장치를 실장할 수 있으므로, 제조 비용을 절감시킬 수 있다.Furthermore, since the semiconductor device can be mounted by a process such as a chip component such as a capacitor and a resistor, the manufacturing cost can be reduced.
나아가, 종래 기술에서는 반도체 장치에 땜납 범프를 탑재하기 위하여, 패드 형상은 정방형이나 대략 정방형에 제약되어 있었지만, 본 발명의 플립 칩 실장체 및 플립 칩 실장 방법에서는 반도체 장치에 땜납 범프를 탑재할 필요가 없기 때문에, 패드 형상을 원형이나 직사각형 등 소망의 형상으로 형성할 수 있어 범용성이 향상된다.Further, in the prior art, in order to mount the solder bumps on the semiconductor device, the shape of the pad is limited to square or approximately square. However, in the flip chip mounting body and the flip chip mounting method of the present invention, it is necessary to mount the solder bumps on the semiconductor device The pad shape can be formed into a desired shape such as a circular shape or a rectangular shape, and the versatility is improved.
본 발명의 플립 칩 실장체에 있어서, 상기 절연성 재료층은 반도체 장치의 상기 일평면과는 간격을 두고 형성되어 있는 것이 바람직하다. 그 결과, 절연성 재료층이 열팽창 시에 반도체 장치의 상기 일평면을 밀어 올리는 것을 방지할 수 있다.In the flip chip mounting body of the present invention, it is preferable that the insulating material layer is formed at a distance from the one plane of the semiconductor device. As a result, it is possible to prevent the insulating material layer from pushing up the one plane of the semiconductor device at the time of thermal expansion.
여기서, 상기 절연성 재료층에 대하여 열팽창 계수가 큰 것을 이용하도록 하면, 땜납의 리플로우 처리의 과열시에 절연성 재료층의 팽창에 의하여 절연성 재료층 윗면으로 반도체 장치의 상기 일평면을 밀어 올릴 수 있어 냉각 시에 절연성 재료층의 수축에 의하여 반도체 장치의 상기 일평면과 절연성 재료층 윗면 간에 간격을 용이하게 형성할 수 있다.If one having a large thermal expansion coefficient is used for the insulating material layer, the one plane of the semiconductor device can be pushed up to the upper surface of the insulating material layer by expansion of the insulating material layer during overheating of the solder reflow process, The gap between the one plane of the semiconductor device and the upper surface of the insulating material layer can be easily formed by shrinkage of the insulating material layer.
나아가, 상기 개구부내에 형성된 땜납은 상기 개구부의 내벽과는 간격을 두고 형성되어 있는 것이 바람직하다. 그 결과, 절연성 재료층이 열팽창되었을 때에개구부의 내벽이 땜납에 접촉하는 것을 방지할 수 있다.Furthermore, the solder formed in the opening is preferably spaced apart from the inner wall of the opening. As a result, it is possible to prevent the inner wall of the opening portion from contacting the solder when the insulating material layer is thermally expanded.
또, 상기 외부 접속 단자의 평면 형상이 대략 직사각형인 경우, 상기 개구부는 상기 외부 접속 단자의 평면 형상에 대응하여 대략 직사각형으로 형성되어 있는 것이 바람직하다. 그 결과, 평면 형상이 대략 직사각형인 외부 접속 단자를 구비한 반도체 장치의 플립 칩 실장에 대응할 수 있어 반도체 장치의 외부 접속 단자의 형상 및 배치를 변경하지 않아도 외부 접속 단자를 배선 패턴에 전기적으로 접속시킬 수 있다. 이 경우, 개구부내에 복수의 배선 패턴을 배치하도록 하면, 배선 패턴과 땜납 사이에 복수개의 아치형의 접속점을 형성할 수 있어 땜납에 의한 응력 완화의 기능을 향상시킬 수 있다. 다만, 본 발명에서 외부 접속 단자 및 상기 개구부의 평면 형상은 대략 직사각형에 한정되는 것은 아니다.When the planar shape of the external connection terminal is substantially rectangular, it is preferable that the opening is formed in a substantially rectangular shape corresponding to the planar shape of the external connection terminal. As a result, it is possible to cope with the flip chip mounting of the semiconductor device having the external connection terminal whose planar shape is substantially rectangular, so that the external connection terminal can be electrically connected to the wiring pattern without changing the shape and arrangement of the external connection terminal of the semiconductor device . In this case, by arranging a plurality of wiring patterns in the opening, a plurality of arcuate connection points can be formed between the wiring pattern and the solder, thereby improving the stress relaxation function by the solder. However, the planar shape of the external connection terminal and the opening in the present invention is not limited to a substantially rectangular shape.
나아가, 실장 기판에 실장된 반도체 장치는 포팅재에 의하여 덮여 있고 상기 배선 패턴 형성면에 상기 포팅재를 튀기는 재료 패턴이 반도체 장치의 실장 영역을 둘러싸고 형성되어 있으며 상기 재료 패턴상에는 상기 절연성 재료층이 형성되지 않도록 하는 것이 바람직하다. 그 결과, 반도체 장치의 실장 영역을 포팅재로 덮을 때에, 포팅재는 반도체 장치의 실장 영역을 둘러싸고 형성된 재료 패턴에 의하여 튀어 반도체 장치의 실장 영역에서 반도체 장치와 실장 기판의 사이에는 침입되지 않기 때문에, 반도체 장치와 실장 기판 간의 포팅재에 기인하는 문제점, 예컨대 포팅재의 열팽창으로 인한 반도체 장치 패드의 파괴 등을 방지할 수 있다.Further, the semiconductor device mounted on the mounting substrate is covered with a potting material, and a material pattern for flipping the potting material is formed on the wiring pattern formation surface so as to surround the mounting region of the semiconductor device, and the insulating material layer is formed on the material pattern . As a result, when the mounting region of the semiconductor device is covered with the potting material, the potting material is not penetrated between the semiconductor device and the mounting substrate in the mounting region of the semiconductor device by protruding by the material pattern formed around the mounting region of the semiconductor device, It is possible to prevent the problems caused by the potting material between the device and the mounting substrate, for example, the breakage of the pad of the semiconductor device due to the thermal expansion of the potting material.
실시예Example
도 1a 내지 1c는 플립 칩 실장체의 일 실시예를 개략적으로 나타내는 도면으로서, 도 1a는 반도체 장치의 실장 영역의 평면도, 도 1b는 도 1a의 X－X위치에서의 단면도, 도 1c는 도 1b의 절선 원으로 둘러싸인 부분을 확대하여 나타내는 단면도이다. 도 1a에서는 포팅재의 도시는 생략되어 있다.1A is a plan view of a mounting region of a semiconductor device, FIG. 1B is a cross-sectional view taken along the line X-X in FIG. 1A, FIG. 1C is a cross- And Fig. In Fig. 1A, the illustration of the potting material is omitted.
실장 기판(1)상에 배선 패턴(3) 및 재료 패턴(5)이 형성되어 있다. 배선 패턴(3) 및 재료 패턴(5)은 동일한 재료, 예컨대 동에 의하여 형성되고 표면에는 금이 도금되어 있다. 재료 패턴(5)은 반도체 장치(7)의 실장 영역을 둘러싸고 띠 모양으로 형성되어 있고 배선 패턴(3)과 교차하는 부분에서는 분단되어 배선 패턴(3)과는 절연되어 있다. 배선 패턴(3)의 선 폭은 예컨대 50 ㎛(마이크로 미터)이며, 재료 패턴(5)의 선 폭은 예컨대 100 ㎛이다.A wiring pattern 3 and a material pattern 5 are formed on a mounting substrate 1. [ The wiring pattern 3 and the material pattern 5 are formed by the same material, for example, copper, and the surface is plated with gold. The material pattern 5 is formed in a band shape surrounding the mounting region of the semiconductor device 7 and is divided at a portion intersecting the wiring pattern 3 and insulated from the wiring pattern 3. [ The line width of the wiring pattern 3 is, for example, 50 mu m (micrometer), and the line width of the material pattern 5 is, for example, 100 mu m.
실장 기판(1)의 배선 패턴(3) 및 재료 패턴(5)의 형성면에 절연성 재료층(9)이 형성되어 있다. 절연성 재료층(9)은 레지스터라고도 한다. 다만, 본 발명을 구성하는 절연성 재료층은 레지스터에 한정되는 것은 아니다.An insulating material layer 9 is formed on the surface of the mounting board 1 where the wiring pattern 3 and the material pattern 5 are formed. The insulating material layer 9 is also referred to as a resistor. However, the insulating material layer constituting the present invention is not limited to a resistor.
절연성 재료층(9)에는 반도체 장치(7)의 외부 접속 단자(11)에 대응하여 평면 형상이 원형인 개구부(9a)가 형성되어 있다. 개구부(9a)의 형성 위치는 배선 패턴(3)의 단부에도 대응되어 있다.An opening 9a having a circular planar shape corresponding to the external connection terminal 11 of the semiconductor device 7 is formed in the insulating material layer 9. The formation position of the opening 9a is also associated with the end portion of the wiring pattern 3. [
절연성 재료층(9)에는 재료 패턴(5)의 형성 영역에 대응하는 개구부(9b)도 형성되어 있다. 개구부(9b)는 반도체 장치(7)의 실장 영역을 둘러싼 연속적인 홈 모양으로 형성되어 있고, 배선 패턴(3)의 일부분 위에도 형성되어 있다.An opening 9b corresponding to the formation region of the material pattern 5 is also formed in the insulating material layer 9. The opening 9b is formed in a continuous groove surrounding the mounting region of the semiconductor device 7 and is also formed on a part of the wiring pattern 3. [
절연성 재료층(9)의 높이는 예컨대 100 ㎛, 개구부(9a)의 구멍 치수는 예컨대 80 ㎛, 개구부(9b)의 폭 치수는 예컨대 100 ㎛이다.The height of the insulating material layer 9 is, for example, 100 占 퐉, the hole dimension of the opening 9a is 80 占 퐉, and the width dimension of the opening 9b is 100 占 퐉, for example.
개구부(9a)내에 배선 패턴(3)과 외부 접속 단자(11)를 전기적으로 접속시키기 위한 땜납(13)이 형성되어 있다. 땜납(13)은 개구부(9a)의 내벽과는 간격을 두고 형성되어 있다. 반도체 장치(7)의 외부 접속 단자(11)는 예컨대 무전해 도금에 의하여 형성된 것이고, 평면 치수는 직경이 60 ㎛이다. 다만, 외부 접속 단자(11)는 무전해 도금에 의하여 형성된 돌기 전극에 한정되는 것은 아니고, 예컨대 와이어 본더(wire bonder)를 이용한 금 범프 등 다른 외부 접속 단자이어도 좋다.A solder 13 for electrically connecting the wiring pattern 3 and the external connection terminal 11 is formed in the opening 9a. The solder 13 is formed at an interval from the inner wall of the opening 9a. The external connection terminal 11 of the semiconductor device 7 is formed by electroless plating, for example, and the plane dimension is 60 mu m in diameter. However, the external connection terminal 11 is not limited to the projection electrode formed by electroless plating, but may be another external connection terminal such as a gold bump using a wire bonder.
또, 땜납(13)은 절연성 재료층(9)보다 높게 형성되어 있고 반도체 장치(7)는 절연성 재료층(9)과는 간격을 두고 배치되어 있다. 반도체 장치(7)의 외부 접속 단자(11) 형성면과 절연성 재료층(9) 윗면의 간격은 예컨대 10 ㎛이다.The solder 13 is formed higher than the insulating material layer 9 and the semiconductor device 7 is disposed at an interval from the insulating material layer 9. [ The distance between the surface of the semiconductor device 7 on which the external connection terminals 11 are formed and the upper surface of the insulating material layer 9 is, for example, 10 占 퐉.
실장 기판(1)상에 반도체 장치(7)를 덮는 포팅재(15)가 형성되어 있다. 포팅재(15)는 도전성 재료 패턴(5)상과, 반도체 장치(7)와 절연성 재료층(9) 사이, 및 개구부(9a) 내에는 형성되어 있지 않다. 포팅재(15)로서는 금 도금된 재료 패턴(5)에 대하여 습성(濕性)이 나쁜 것, 예컨대 에폭시계의 R1006(나가세켐텍스 주식회사의 제품)을 들 수 있다. 다만, 포팅재(15)는 이것에 한정되는 것은 아니고, 실리콘계나 아크릴계의 것이라도 좋다.A potting material 15 for covering the semiconductor device 7 is formed on the mounting substrate 1. [ The potting material 15 is not formed between the conductive material pattern 5 and the semiconductor device 7 and the insulating material layer 9 and within the opening 9a. As the potting material 15, for example, an epoxy-based R1006 (product of Nagase Chemtech Co., Ltd.) may be used which has poor wettability to the gold-plated material pattern 5. However, the potting material 15 is not limited to this, and may be silicon or acrylic.
도 2a 내지 2f는 플립 칩 실장 방법의 일 실시예를 개략적으로 나타내는 공정 단면도이다. 도 1a∼1c 및 도 2a∼2f를 참조하여 이 실시예를 설명한다.2A to 2F are process sectional views schematically showing an embodiment of a flip chip mounting method. This embodiment will be described with reference to Figs. 1A to 1C and Figs. 2A to 2F.
(1) 배선 패턴(3)과 반도체 장치의 실장 영역을 둘러싸는 재료 패턴(도시는 생략, 도 1a∼1c의 부호 5 참조)이 형성되고, 나아가 개구부(9a) 및 개구부(도시는 생략, 도 1a∼1c의 부호 9b 참조)를 구비하는 절연성 재료층(9)이 형성된 실장 기판(1)을 땜납 페이스트 인쇄기에 배치한다(도 2a 참조).(1) A material pattern (not shown, refer to reference numeral 5 in Figs. 1A to 1C) surrounding the wiring pattern 3 and the mounting area of the semiconductor device is formed. Further, an opening 9a and an opening (See reference numeral 9b of Figs. 1A to 1C) is disposed on a solder paste printing machine (see Fig. 2A).
(2) 절연성 재료층(9)의 개구부(9a)에 대응하는 개구부(17a)가 형성된 땜납 인쇄 마스크(17)를 준비하고, 개구부(9a)와 개구부(17a)의 위치를 맞추어 땜납 인쇄 마스크(17)를 절연성 재료층(9)상에 배치한다. 땜납 인쇄 마스크(17)에는 반도체 장치의 실장 영역을 둘러싸는 재료 패턴상의 개구부(도 1a∼1c의 부호 9b 참조)에 대응하는 개구부는 형성되어 있지 않다(도 2b 참조).(2) A solder printing mask 17 provided with an opening 17a corresponding to the opening 9a of the insulating material layer 9 is prepared and the opening 9a and the opening 17a are aligned with each other, 17 are disposed on the insulating material layer 9. The solder print mask 17 is not provided with an opening corresponding to the opening (see 9b in Figs. 1A to 1C) on the material pattern surrounding the mounting area of the semiconductor device (see Fig. 2B).
(3) 땜납 인쇄 마스크(17)상에 땜납 페이스트를 재치하고 스퀴지(19)를 이동시켜 땜납 페이스트를 인쇄하여 개구부(9a, 17a)내에 땜납 페이스트(21)를 충전한다(도 2c 참조).(3) The solder paste is placed on the solder print mask 17 and the squeegee 19 is moved to print the solder paste to fill the openings 9a and 17a with the solder paste 21 (see FIG. 2C).
(4) 땜납 인쇄 마스크(17)를 실장 기판(1)으로부터 떼어낸다. 이 때, 땜납 페이스트(21)는 땜납 인쇄 마스크(17)의 두께만큼 절연성 재료층(9)의 윗면으로부터 돌출되어 있다(도 2d 참조).(4) The solder print mask 17 is detached from the mounting substrate 1. [ At this time, the solder paste 21 protrudes from the upper surface of the insulating material layer 9 by the thickness of the solder printing mask 17 (see FIG. 2D).
(5) 땜납 페이스트(21)와 외부 접속 단자(11)의 위치를 맞추어 반도체 장치(7)를 실장 기판(1)에 탑재한다(도 2e 참조).(5) The solder paste 21 and the external connection terminal 11 are aligned with each other to mount the semiconductor device 7 on the mounting board 1 (see FIG. 2E).
(6) 반도체 장치(7)를 탑재한 실장 기판(1)을 리플로우 노(爐)에 투입하여 땜납 페이스트(21)의 리플로우를 실시한다. 이 때, 절연성 재료층(9)은 열팽창하므로 절연성 재료층(9)의 윗면은 반도체 장치(7)를 밀어 올리고, 개구부(9a)의 내벽은 땜납 페이스트(21)를 개구부(9a)의 중앙측으로 누른다. 또, 땜납 페이스트(21)는 플럭스(flux) 성분이 증발하여 수축됨으로써 땜납(13)이 형성된다. 리플로우한 후, 온도 저하에 수반하여 절연성 재료층(9)이 수축하고, 반도체 장치(7)와 절연성재료층(9) 사이, 및 땜납(13)과 개구부(9a) 내벽의 사이에 간격이 형성된다(도 2f 참조).(6) The solder paste 21 is reflowed by putting the mounting substrate 1 on which the semiconductor device 7 is mounted into a reflow furnace. The upper surface of the insulating material layer 9 pushes up the semiconductor device 7 and the inner wall of the opening 9a is pressed against the solder paste 21 toward the center of the opening 9a Click. In addition, solder 13 is formed in the solder paste 21 because the flux component evaporates and contracts. After the reflow, the insulating material layer 9 shrinks with the temperature drop, and a gap is formed between the semiconductor device 7 and the insulating material layer 9 and between the solder 13 and the inner wall of the opening 9a (See FIG. 2F).
(7) 반도체 장치(7)의 실장 영역을 포함한 실장 기판(1)상에 포팅재(15)를 형성한다. 이 때, 포팅재(15)는 재료 패턴(5)에 튀기어 반도체 장치(7)와 절연성 재료층(9)의 사이에는 침입되지 않는다. 이 실시예에서는 반도체 장치(7)와 절연성 재료층(9)의 사이에 언더 필 재료는 충전되어 있지 않다(도 1b 참조).(7) A potting material 15 is formed on the mounting substrate 1 including the mounting area of the semiconductor device 7. [ At this time, the potting material 15 does not penetrate between the semiconductor device 7 and the insulating material layer 9 because it is splashed on the material pattern 5. In this embodiment, no underfill material is filled between the semiconductor device 7 and the insulating material layer 9 (see FIG. 1B).
이상의 공정에 의하여 반도체 장치(7)의 실장이 완료된다.The mounting of the semiconductor device 7 is completed by the above process.
상기한 실시예에 있어서, 절연성 재료층(9)으로서 열팽창 계수가 높은 것, 특히 높이 방향으로 열팽창 계수가 높은 것을 이용하는 것이 바람직하다. 이것에 의하여, 반도체 장치(7)와 절연성 재료층(9)의 간격을 크게 할 수 있어 실장 기판(1)의 휨 응력에 대하여 여유를 갖게 할 수 있다. 나아가, 땜납(13)의 높이를 높게 할 수도 있다. 또, 실제 사용상의 온도는 땜납 페이스트(21)의 리플로우 시와 같은 정도의 온도까지는 상승되지 않기 때문에, 절연성 재료층(9)이 반도체 장치(7)를 밀어 올리는 일은 없다고 생각된다.In the above embodiment, it is preferable to use a material having a high thermal expansion coefficient, particularly a material having a high thermal expansion coefficient in the height direction, as the insulating material layer 9. As a result, the interval between the semiconductor device 7 and the insulating material layer 9 can be increased, and the bending stress of the mounting board 1 can be margined. Further, the height of the solder 13 may be increased. It is considered that the insulating material layer 9 does not push up the semiconductor device 7 because the temperature in actual use does not rise up to the same level as when the solder paste 21 is reflowed.
나아가, 개구부(9a)내에 형성된 땜납(13)은 개구부(9a)의 내벽과는 간격을 두고 형성되어 있으므로, 절연성 재료층(9)이 열팽창했을 때에 개구부(9a)의 내벽이 땜납(13)에 접촉되는 것을 방지할 수 있다.Further, since the solder 13 formed in the opening 9a is spaced apart from the inner wall of the opening 9a, when the insulating material layer 9 thermally expands, the inner wall of the opening 9a contacts the solder 13 It is possible to prevent contact.
또, 절연성 재료층(9)은 경도가 낮고, 탄성이 높은 것이 바람직하다. 이것에 의하여 굽힘 시험 등을 실시할 때에, 반도체 장치(7)와 절연성 재료층(9)이 접촉했을 경우에도, 절연성 재료층(9)이 반도체 장치(7)에 주는 응력을 완화시킬 수 있다. 나아가, 반도체 장치(7) 아래에 언더 필이 충전되어 있는 경우에는, 언더 필에 포함되는 실리카 방울에 응력이 집중하여 반도체 장치(7)의 특성을 변동시키는 경우가 있지만, 경도가 낮고 탄성이 높은 절연성 재료층(9)을 이용함으로써, 언더 필 중의 실리카 방울에 기인하는 응력을 완화시킬 수 있다. 나아가, 절연성 재료층(9)의 패턴이 가늘어져도 쉽게 갈라지지 않도록 할 수 있다.It is preferable that the insulating material layer 9 has a low hardness and a high elasticity. This makes it possible to relieve the stress applied to the semiconductor device 7 by the insulating material layer 9 even when the semiconductor device 7 and the insulating material layer 9 are in contact with each other when performing the bending test or the like. Further, when the underfill is filled under the semiconductor device 7, stress may concentrate on the silica droplet included in the underfill, thereby changing the characteristics of the semiconductor device 7. However, the semiconductor device 7 may have a low hardness and a high elasticity By using the insulating material layer 9, it is possible to alleviate the stress caused by the silica droplet during underfilling. Furthermore, even if the pattern of the insulating material layer 9 is tapered, it can be prevented from being easily cracked.
또, 절연성 재료층(9)은 광투과성이 높은 것이 바람직하다. 이것에 의하여, 절연성 재료층(9)의 막두께를 두껍게 하여도 개구부(9a) 및 개구부(9b)를 정밀도 높게 형성할 수 있다.It is preferable that the insulating material layer 9 has high light transmittance. Thus, even if the thickness of the insulating material layer 9 is increased, the opening 9a and the opening 9b can be formed with high precision.
상기한 실시예에서는 반도체 장치(7)가 서로 인접하는 외부 접속 단자(11) 간에 절연성 재료층(9)을 존재시킬 수 있다. 이것에 의하여 C4 등의 종래의 플립 칩 실장 방법과 비교하여 반도체 장치의 패드 피치를 작게 할 수 있으므로, 반도체 장치의 미세화에 대응할 수 있다.In the embodiment described above, the insulating material layer 9 may be present between the external connection terminals 11 adjacent to each other in the semiconductor device 7. [ This makes it possible to reduce the pad pitch of the semiconductor device as compared with the conventional flip chip mounting method such as C4, and thus it is possible to cope with miniaturization of the semiconductor device.
나아가, 절연성 재료층(9)의 두께에 따라 땜납(13)의 높이를 제어할 수 있으므로, 종래 기술에 비하여 땜납(13)의 높이를 높게 할 수 있다. 땜납(13)의 높이를 높게 함으로써, 열팽창이나 외력에 의한 응력을 완화시킬 수 있다.Furthermore, since the height of the solder 13 can be controlled according to the thickness of the insulating material layer 9, the height of the solder 13 can be made higher than in the prior art. By increasing the height of the solder 13, stress due to thermal expansion and external force can be relaxed.
나아가, 종래 기술과 같이 반도체 장치의 패드상에 땜납 볼을 형성하는 공정은 필요 없기 때문에, 제조 비용의 절감을 도모할 수 있다.Furthermore, since there is no need to form a solder ball on the pad of the semiconductor device as in the prior art, the manufacturing cost can be reduced.
나아가, 절연성 재료층(9)의 개구부(9a)에 땜납 페이스트(21)를 충전할 때의 땜납 인쇄 마스크(17)의 정밀도, 인쇄 마스크(17)의 위치 맞춤 정밀도를 반도체 장치에 땜납 볼을 탑재하는 경우에 비하여 완화시킬 수 있으므로, 제조 비용의 절감을 도모할 수 있고 프로세스 마진을 향상시킬 수 있다.The accuracy of the solder printing mask 17 and the positioning accuracy of the printing mask 17 when the solder paste 21 is filled in the opening 9a of the insulating material layer 9 The manufacturing cost can be reduced and the process margin can be improved.
나아가, 콘덴서나 저항 등의 칩 부품과 같은 프로세스에 의해 반도체 장치(7)를 실장할 수 있으므로, 제조 비용을 절감시킬 수 있다.Furthermore, since the semiconductor device 7 can be mounted by a process such as a chip component such as a capacitor and a resistor, the manufacturing cost can be reduced.
나아가, 실장 기판(1)과 반도체 장치(7)의 사이에는 포팅재(15)가 침입되지 않기 때문에, 실장 기판(1)과 반도체 장치(7) 간의 포팅재로 인한 문제점, 예컨대 포팅재의 열팽창으로 인한 반도체 장치(7) 패드의 파괴 등을 방지할 수 있다.Further, since the potting material 15 does not enter between the mounting substrate 1 and the semiconductor device 7, problems due to the potting material between the mounting substrate 1 and the semiconductor device 7, for example, thermal expansion of the potting material The pad of the semiconductor device 7 can be prevented from being broken.
또, 실장 기판(1)과 반도체 장치(7)의 사이에 언더 필을 충전하는 경우, 언더 필은 실리콘 수지 등 유연하고 탄성이 있는 재료가 바람직하다.When the underfill is filled between the mounting substrate 1 and the semiconductor device 7, the underfill is preferably a flexible and elastic material such as silicone resin.
또, 실장 기판(1)의 재료는 유연하고 탄성이 있는 재료가 바람직하다. 이것에 의하여 충격으로 인한 반도체 장치(7) 패드의 파괴 등을 방지할 수 있다. 실장 기판(1)의 구성예로서 예컨대, 유리 에폭시 다층 재료(기판 코어재), 빌드업용 재료(패턴 접착재), 절연성 재료층(기판 표면 절연재)을 들 수 있다.The material of the mounting substrate 1 is preferably a flexible and elastic material. Thus, breakage of the pads of the semiconductor device 7 due to impact can be prevented. Examples of the configuration of the mounting substrate 1 include a glass epoxy multilayer material (substrate core material), a build-up material (pattern adhesive), and an insulating material layer (substrate surface insulating material).
상기한 실시예에서는 절연성 재료층(9)의 개구부(9a)의 평면 형상은 반도체 장치(7)의 외부 접속 단자(11)의 형상에 맞추어 원형으로 형성되어 있지만, 본 발명은 이것에 한정되는 것은 아니고, 개구부(9a)의 평면 형상은 예컨대, 대략 정방형이나 대략 직사각형, 타원형 등 임의의 형상으로 변경할 수 있다. 이것에 의하여, 반도체 장치의 외부 접속 단자의 형상에 맞추어 절연성 재료층의 개구부 및 땜납의 형상을 변경할 수 있어 범용성이 향상된다.Although the planar shape of the opening 9a of the insulating material layer 9 is formed in a circular shape in conformity with the shape of the external connection terminal 11 of the semiconductor device 7 in the above embodiment, Alternatively, the planar shape of the opening 9a can be changed to any shape such as a substantially square shape, a substantially rectangular shape, or an elliptical shape. Thus, the openings of the insulating material layer and the shape of the solder can be changed according to the shape of the external connection terminal of the semiconductor device, and the versatility is improved.
또, 상기한 실시예에서는 외부 접속 단자(9)별로 개구부(9a)를 마련하고 있지만, 본 발명은 이것에 한정되는 것은 아니고, 절연성 재료층의 개구부는 복수개의 상기 외부 접속 단자의 배치 위치에 대응하여 연통적으로 형성되어 있어도 좋다.Although the opening 9a is provided for each of the external connection terminals 9 in the above embodiment, the present invention is not limited to this, and the opening of the insulating material layer may correspond to the arrangement position of the plurality of external connection terminals 9 And may be formed communicatively.
도 3a, 3b는 플립 칩 실장체의 다른 실시예에서의 땜납 형성 영역을 개략적으로 나타내는 도면으로서, 도 3a는 평면도, 도 3b는 도 3a의 Y－Y위치에서의 단면도를 나타낸다. 도 1a∼1c와 같은 기능을 수행하는 부분에는 동일 부호를 부여한다.3A and 3B are views schematically showing a solder forming region in another embodiment of the flip chip package. FIG. 3A is a plan view and FIG. 3B is a cross-sectional view at the Y-Y position in FIG. The same reference numerals are given to the parts that perform the same functions as those in Figs. 1A to 1C.
반도체 장치(7)에 평면 형상이 대략 직사각형인 외부 접속 단자(23)가 형성되어 있다. 실장 기판(1)상에 외부 접속 단자(23)에 대응하여 배선 패턴(3, 3)이 형성되어 있다. 실장 기판(1)의 배선 패턴(3) 형성면에 절연성 재료층(9)이 형성되어 있다. 절연성 재료층(9)에는 반도체 장치(7)의 외부 접속 단자(23)에 대응하여 평면 형상이 대략 직사각형인 개구부(9c)가 형성되어 있다. 개구부(9c)의 형성 위치는 배선 패턴(3, 3)의 단부에도 대응되어 있다.The semiconductor device 7 is formed with an external connection terminal 23 having a substantially rectangular planar shape. Wiring patterns 3 and 3 are formed on the mounting substrate 1 in correspondence with the external connection terminals 23. [ An insulating material layer 9 is formed on the surface of the mounting board 1 on which the wiring pattern 3 is formed. An opening 9c having a substantially rectangular planar shape corresponding to the external connection terminal 23 of the semiconductor device 7 is formed in the insulating material layer 9. The formation position of the opening 9c corresponds to the end portion of the wiring patterns 3, 3 as well.
개구부(9c)내에 배선 패턴(3, 3)과 외부 접속 단자(23)를 전기적으로 접속시키기 위한 땜납(25)이 형성되어 있다. 땜납(25)은 배선 패턴(3, 3) 및 외부 접속 단자(23)와 공통으로 형성되어 있다. 또, 땜납(25)은 개구부(9c)의 내벽과는 간격을 두고 형성되어 있다. 또한, 땜납(25)은 절연성 재료층(9)보다 높게 형성되어 있고, 반도체 장치(7)는 절연성 재료층(9)과는 간격을 두고 배치되어 있다.A solder 25 for electrically connecting the wiring patterns 3 and 3 and the external connection terminals 23 is formed in the opening 9c. The solder 25 is formed in common with the wiring patterns 3 and 3 and the external connection terminal 23. [ The solder 25 is formed to be spaced apart from the inner wall of the opening 9c. The solder 25 is formed higher than the insulating material layer 9 and the semiconductor device 7 is disposed apart from the insulating material layer 9.
이와 같이, 평면 형상이 대략 직사각형인 외부 접속 단자(23) 및 2개의 배선 패턴(3, 3)에 대응하여 절연성 재료층(9)에 평면 형상이 대략 직사각형인 개구부(9c)를 형성함으로써 외부 접속 단자(23)의 평면 형상이 대략 직사각형인 경우에도, 외부 접속 단자(23)의 형상 및 배치를 변경하지 않고도 외부 접속 단자(23)를 2개의 배선 패턴(3, 3)에 전기적으로 접속시킬 수 있다.By forming the opening 9c having a substantially rectangular planar shape in the insulating material layer 9 corresponding to the external connection terminal 23 and the two wiring patterns 3 and 3 having a substantially rectangular planar shape as described above, The external connection terminals 23 can be electrically connected to the two wiring patterns 3 and 3 without changing the shape and arrangement of the external connection terminals 23 even when the planar shape of the terminals 23 is substantially rectangular have.
나아가, 개구부(9c)내에 2개의 배선 패턴(3, 3)을 배치함으로써, 배선 패턴(3, 3)과 땜납(25)의 사이에 아치형의 접속점을 형성할 수 있고(도 3b 참조), 땜납(25)에 의한 응력 완화의 기능을 향상시킬 수 있다.Furthermore, by arranging the two wiring patterns 3 and 3 in the opening 9c, it is possible to form an arcuate connection point between the wiring patterns 3 and 3 and the solder 25 (see FIG. 3B) It is possible to improve the function of the stress relaxation by the elastic member 25.
이 실시예에서는 외부 접속 단자(23)에 대한 배선 패턴으로서 2개의 배선 패턴(3, 3)을 이용하고 있지만, 본 발명은 이것에 한정되는 것은 아니고, 외부 접속 단자에 대한 배선 패턴은 1개이어도 좋고, 3개 이상이어도 좋다. 외부 접속 단자에 대응하여 3개 이상의 배선 패턴을 배치한 경우에는, 도 3b에 나타낸 실시예와 마찬가지로, 배선 패턴과 땜납의 사이에 아치형의 접속점을 형성할 수 있다. 또, 접속 구멍내에 배치되는 배선 패턴은 막대 모양의 것에 한정되는 것은 아니고, 예컨대 평판 모양이나 띠 모양 등 다른 형상이어도 좋다.Although two wiring patterns 3 and 3 are used as wiring patterns for the external connection terminals 23 in this embodiment, the present invention is not limited to this, and even if one wiring pattern is provided for the external connection terminals Good, three or more may be good. When three or more wiring patterns are arranged corresponding to the external connection terminals, an arcuate connection point can be formed between the wiring pattern and the solder similarly to the embodiment shown in Fig. 3B. The wiring pattern disposed in the connection hole is not limited to the rod-like shape, and may be another shape such as a flat plate shape or a band shape.
또, 이 실시예에서는 평면 형상이 대략 직사각형인 외부 접속 단자(23)에 대응하여 평면 형상이 대략 직사각형인 개구부(9c)를 마련하고 있지만, 본 발명은 이것에 한정되는 것은 아니고, 평면 형상이 대략 직사각형인 외부 접속 단자에 대한 개구부의 평면 형상은 대략 정방형이나 타원형 등 다른 형상이어도 좋다.In this embodiment, the opening 9c having a substantially rectangular planar shape is provided corresponding to the external connection terminal 23 having a substantially rectangular planar shape. However, the present invention is not limited to this, The shape of the opening of the opening for the rectangular external connection terminal may be another shape such as a substantially square shape or an elliptical shape.
또, 반도체 장치의 외부 접속 단자의 평면 형상은 원형이나 대략 직사각형에 한정되는 것은 아니고, 예컨대 대략 정방형이나 타원형, 다각형 등 다른 형상이어도 좋다. 그 경우, 절연성 재료층의 개구부의 평면 형상을 외부 접속 단자의 형상에 맞추어 형성할 수 있다.The planar shape of the external connection terminal of the semiconductor device is not limited to a circular shape or a substantially rectangular shape, but may be another shape such as a substantially square shape, an elliptical shape, or a polygonal shape. In this case, the planar shape of the opening portion of the insulating material layer can be formed in conformity with the shape of the external connection terminal.
이상, 본 발명의 실시예를 설명했지만, 본 발명은 이들에 한정되는 것은 아니고, 특허 청구 범위에 기재된 본 발명의 범위내에서 여러 가지로 변경이 가능하다.Although the embodiments of the present invention have been described above, the present invention is not limited thereto, and various modifications can be made within the scope of the present invention described in the claims.
청구항 1에 기재의 플립 칩 실장체에서는 실장 기판의 배선 패턴 형성면에 적어도 외부 접속 단자에 대응하는 개구부를 구비하는 절연성 재료층이 형성되어 있고 개구부내에 형성된 땜납에 의하여 외부 접속 단자와 배선 패턴이 전기적으로 접속되어 있도록 하고,In the flip chip mounting body according to claim 1, an insulating material layer having at least an opening corresponding to an external connecting terminal is formed on the wiring pattern forming surface of the mounting board, and the external connecting terminal and the wiring pattern are electrically Respectively,
청구항 6에 기재된 플립 칩 실장 방법에서는 실장 기판의 배선 패턴 형성면에 적어도 외부 접속 단자에 대응하는 개구부를 구비하는 절연성 재료층을 형성하는 공정(A), 개구부내에 땜납 페이스트를 충전하는 공정(B), 절연성 재료층을 잔존시킨 상태에서 반도체 장치를 배선 패턴에 대하여 위치 맞춤하여 실장 기판상에 탑재한 후, 리플로우 처리를 수행하여 외부 접속 단자와 배선 패턴을 땜납에 의하여 전기적으로 접속하는 공정(C)을 포함하도록 했으므로, 반도체 장치가 서로 인접하는 외부 접속 단자의 사이에 절연성 재료층을 존재시킬 수 있어 반도체 장치의 미세화에 대응할 수 있다.(A) forming an insulating material layer having an opening corresponding to at least an external connecting terminal on a wiring pattern forming surface of a mounting board; (B) filling the solder paste in the opening; A step (C) of electrically connecting the external connection terminals and the wiring pattern by soldering by performing a reflow process after positioning the semiconductor device on the wiring pattern with the insulating material layer remaining, Therefore, the insulating material layer can be present between the external connection terminals adjacent to each other in the semiconductor device, so that the miniaturization of the semiconductor device can be coped with.
나아가, 종래 기술에 비해 땜납의 높이를 높게 할 수 있어 열팽창이나 외력에 의한 응력을 완화시킬 수 있다.Furthermore, the height of the solder can be increased as compared with the prior art, and the stress due to thermal expansion and external force can be relaxed.
나아가, 종래 기술과 같이 반도체 장치의 패드상에 땜납 볼을 형성하는 공정은 필요없기 때문에, 제조 비용의 절감을 도모할 수 있다. 나아가, 절연성 재료층의 개구부에 땜납 페이스트를 충전할 때의 땜납 인쇄 마스크의 정밀도, 인쇄 마스크 위치 맞춤 정밀도를 반도체 장치에 땜납 볼을 실장하는 경우에 비해 완화시킬 수 있으므로, 제조 비용의 절감을 도모할 수 있고 프로세스 마진(제품 수율)을 향상시킬 수 있다.Furthermore, since there is no need to form a solder ball on the pad of the semiconductor device as in the prior art, the manufacturing cost can be reduced. Furthermore, the accuracy of the solder printing mask and the accuracy of positioning the printing mask when the solder paste is filled in the opening of the insulating material layer can be relaxed as compared with the case where the solder balls are mounted on the semiconductor device, so that the manufacturing cost can be reduced And the process margin (product yield) can be improved.
나아가, 콘덴서나 저항 등의 칩 부품과 같은 프로세스로 반도체 장치를 실장할 수 있으므로, 제조 비용을 절감시킬 수 있다.Further, since the semiconductor device can be mounted by the same process as the chip component such as the capacitor and the resistor, the manufacturing cost can be reduced.
나아가, 반도체 장치에 땜납 범프를 실장할 필요는 없기 때문에, 패드 형상을 원형이나 직사각형 등 소망의 형상으로 형성할 수 있어 범용성이 향상된다.Furthermore, since it is not necessary to mount the solder bumps on the semiconductor device, the pad shape can be formed into a desired shape such as a circular shape or a rectangular shape, and the versatility is improved.
청구항 2에 기재의 플립 칩 실장체에서는 절연성 재료층은 반도체 장치의 일평면과는 간격을 두고 형성되어 있도록 했으므로, 절연성 재료층이 열팽창했을 때에 반도체 장치의 일평면을 밀어 올리는 것을 방지할 수 있다.In the flip chip mounting body according to claim 2, since the insulating material layer is formed to be spaced apart from one plane of the semiconductor device, it is possible to prevent the one plane of the semiconductor device from being pushed up when the insulating material layer expands.
청구항 3에 기재의 플립 칩 실장체에서는 개구부내에 형성된 땜납은 개구부의 내벽과는 간격을 두고 형성되어 있도록 했으므로, 절연성 재료층이 열팽창했을 때에 개구부의 내벽이 땜납에 접촉하는 것을 방지할 수 있다.In the flip chip mounting body according to claim 3, since the solder formed in the opening is spaced apart from the inner wall of the opening, it is possible to prevent the inner wall of the opening from contacting the solder when the insulating material layer expands thermally.
청구항 4에 기재의 플립 칩 실장체에서는 외부 접속 단자는 평면 형상이 대략 직사각형으로 형성되어 있고 개구부는 상기 외부 접속 단자의 평면 형상에 대응하여 대략 직사각형으로 형성되어 있도록 했으므로, 평면 형상이 대략 직사각형인 외부 접속 단자를 구비한 반도체 장치의 플립 칩 실장에 대응할 수 있어 반도체 장치의 외부 접속 단자의 형상 및 배치를 변경하지 않아도 외부 접속 단자를 배선 패턴에 전기적으로 접속시킬 수 있다.In the flip-chip mounting body according to claim 4, since the external connection terminal is formed in a substantially rectangular shape in plan view and the opening is formed in a substantially rectangular shape corresponding to the planar shape of the external connection terminal, It is possible to cope with the flip chip mounting of the semiconductor device having the connection terminal and the external connection terminal can be electrically connected to the wiring pattern without changing the shape and arrangement of the external connection terminal of the semiconductor device.
청구항 5에 기재의 플립 칩 실장체에서는 실장 기판에 실장된 반도체 장치는 포팅재에 의하여 덮여 있고, 배선 패턴 형성면에 포팅재를 튀기는 재료 패턴이 반도체 장치의 실장 영역을 둘러싸고 형성되어 있으며, 재료 패턴상에는 절연성 재료층은 형성되어 있지 않도록 했으므로, 반도체 장치의 실장 영역을 포팅재로 덮을 때에, 포팅재는 반도체 장치의 실장 영역을 둘러싸고 형성된 재료 패턴에 의하여 튀므로 반도체 장치의 실장 영역에서 반도체 장치와 실장 기판의 사이에는 침입되지 않기 때문에, 반도체 장치, 실장 기판간의 포팅재에 기인하는 문제점을 방지할 수 있다.In the flip chip mounting body according to claim 5, the semiconductor device mounted on the mounting substrate is covered with a potting material, and a material pattern for flipping the potting material is formed on the wiring pattern forming surface to surround the mounting region of the semiconductor device, The potting material is protruded by the material pattern formed around the mounting region of the semiconductor device when the mounting region of the semiconductor device is covered with the potting material so that the semiconductor device and the mounting substrate The problem caused by the potting material between the semiconductor device and the mounting substrate can be prevented.
Claims (6)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2003-00175300 | 2003-06-19 | ||
| JP2003175300A JP4033811B2 (en) | 2003-06-19 | 2003-06-19 | Flip chip mounting body |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040111126A true KR20040111126A (en) | 2004-12-31 |
| KR100602865B1 KR100602865B1 (en) | 2006-07-20 |
Family
ID=34098541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040045263A KR100602865B1 (en) | 2003-06-19 | 2004-06-18 | A flip chip mounting device and a flip chip mounting method |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP4033811B2 (en) |
| KR (1) | KR100602865B1 (en) |
| TW (1) | TWI256708B (en) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006080493A (en) | 2004-08-12 | 2006-03-23 | Ricoh Microelectronics Co Ltd | Electrode substrate |
| JP2007270755A (en) * | 2006-03-31 | 2007-10-18 | Diamond Electric Mfg Co Ltd | Ion current detection device for internal combustion engine |
| JP4840273B2 (en) * | 2007-07-06 | 2011-12-21 | 船井電機株式会社 | IC chip mounting substrate and IC chip mounting method |
| JP2010245317A (en) * | 2009-04-07 | 2010-10-28 | Ricoh Microelectronics Co Ltd | Method of mounting electronic component |
| JP2011082318A (en) * | 2009-10-07 | 2011-04-21 | Fujikura Ltd | Circuit board |
| JP2013012517A (en) | 2011-06-28 | 2013-01-17 | Ricoh Co Ltd | Reflective photosensor and image formation apparatus having the same |
| CN104438010B (en) * | 2014-11-27 | 2016-09-07 | 北京时代民芯科技有限公司 | A kind of device for non-airtight flip chip bonding component vacuum coating processes |
| JP2020088274A (en) * | 2018-11-29 | 2020-06-04 | 株式会社リコー | Semiconductor unit, electronic device, and semiconductor unit manufacturing method |
-
2003
- 2003-06-19 JP JP2003175300A patent/JP4033811B2/en not_active Expired - Fee Related
-
2004
- 2004-06-16 TW TW093117378A patent/TWI256708B/en not_active IP Right Cessation
- 2004-06-18 KR KR1020040045263A patent/KR100602865B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005012022A (en) | 2005-01-13 |
| TWI256708B (en) | 2006-06-11 |
| KR100602865B1 (en) | 2006-07-20 |
| TW200504810A (en) | 2005-02-01 |
| JP4033811B2 (en) | 2008-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10548221B1 (en) | Stackable via package and method | |
| US10297582B2 (en) | BVA interposer | |
| US6617695B1 (en) | Semiconductor device and semiconductor module using the same | |
| US8890337B1 (en) | Column and stacking balls package fabrication method and structure | |
| US7554206B2 (en) | Microelectronic packages and methods therefor | |
| US6414849B1 (en) | Low stress and low profile cavity down flip chip and wire bond BGA package | |
| KR20090042777A (en) | Substrate and process for semiconductor flip chip package | |
| JP2011142185A (en) | Semiconductor device | |
| JP2006202991A (en) | Circuit board and its manufacturing method, and semiconductor package and its manufacturing method | |
| KR100602865B1 (en) | A flip chip mounting device and a flip chip mounting method | |
| JP4494249B2 (en) | Semiconductor device | |
| US20190214274A1 (en) | Insulating contacting spacer | |
| US20120327574A1 (en) | Electronic component | |
| US6441485B1 (en) | Apparatus for electrically mounting an electronic device to a substrate without soldering | |
| KR100439407B1 (en) | Method of producing a semiconductor device package | |
| EP1154479A2 (en) | Multiple line grid for use in a packaging or a testing application | |
| KR100246367B1 (en) | Semiconductor package and manufacturing method | |
| JP2001168224A (en) | Semiconductor device, electronic circuit device, and its manufacturing method | |
| JP3055496B2 (en) | Semiconductor device mounting structure | |
| KR200162286Y1 (en) | Micro ball grid array package | |
| KR200231862Y1 (en) | Semiconductor package | |
| US20150262957A1 (en) | Semiconductor package | |
| KR200278534Y1 (en) | Chip size package | |
| US6297542B1 (en) | Connecting a die in an integrated circuit module | |
| JP3845314B2 (en) | BGA component, BGA component mounting method, and semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130704 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20140704 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20150702 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20160630 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |