KR20040110692A

KR20040110692A - 플라즈마 디스플레이 패널의 구동방법 및 장치

Info

Publication number: KR20040110692A
Application number: KR1020030040122A
Authority: KR
Inventors: 한정관
Original assignee: 엘지전자 주식회사
Priority date: 2003-06-20
Filing date: 2003-06-20
Publication date: 2004-12-31
Also published as: KR100503731B1

Abstract

본 발명은 초기화를 안정화하여 스캔시간과 어드레스기간을 줄이고 콘트라스트 특성을 향상시키도록 한 플라즈마 디스플레이 패널의 구동방법 및 장치에 관한 것이다.

이 플라즈마 디스플레이 패널의 구동방법 및 장치는 제1 전극과 제3 전극 사이의 대향방전으로 쓰기방전을 일으키기 위한 제1 리셋기간과; 제2 전극과 상기 제3 전극 사이의 대향방전으로 쓰기방전을 일으키기 위한 제2 리셋기간과; 상기 제1 전극과 상기 제3 전극 사이의 대향방전으로 소거방전을 일으키고 상기 제2 전극과 상기 제3 전극 사이의 대향방전으로 소거방전을 일으키기 위한 제3 리셋기간으로 셀들을 초기화시킨다.

Description

플라즈마 디스플레이 패널의 구동방법 및 장치{METHOD AND APPARATUS FOR DRIVING PLASMA DISPLAY PANEL}

본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 초기화를 안정화하여 스캔시간과 어드레스기간을 줄이고 콘트라스트 특성을 향상시키도록 한 플라즈마 디스플레이 패널의 구동방법 및 장치에 관한 것이다.

플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 한다)은 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 방전할 때 발생하는 자외선이 형광체를 발광시킴으로써 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 화질이 향상되고 있다.

도 1을 참조하면, 종래의 3전극 교류 면방전형 PDP의 방전셀은 스캔전극(Y1 내지 Yn) 및 서스테인전극(Z)과, 스캔전극(Y1 내지 Yn) 및 서스테인전극(Z)과 직교하는 어드레스전극(X1 내지 Xm)을 구비한다.

스캔전극(Y1 내지 Yn), 서스테인전극(Z) 및 어드레스전극(X1 내지 Xm)의 교차부에는 적색, 녹색 및 청색 중 어느 하나를 표시하기 위한 셀(1)이 형성된다. 스캔전극(Y1 내지 Yn) 및 서스테인전극(Z)은 도시하지 않은 상부기판 상에 형성된다. 상부기판에는 도시하지 않은 유전체층과 MgO 보호층이 적층된다. 어드레스전극(X1 내지 Xm)은 도시하지 않은 하부기판 상에 형성된다. 하부기판 상에는 수평으로 인접한 셀들 간에 광학적, 전기적 혼신을 방지하기 위한 격벽이 형성된다. 하부기판과 격벽 표면에는 진공자외선에 의해 여기되어 가시광을 방출하는 형광체가 형성된다. 상부기판과 하부기판 사이의 방전공간에는 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 주입된다.

PDP는 화상의 계조를 구현하기 위하여, 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 시분할 구동하게 된다. 각 서브필드는 전화면을 초기화시키기 위한 리셋기간과, 주사라인을 선택하고 선택된 주사라인에서 셀을 선택하기 위한 어드레스기간과, 방전횟수에 따라 계조를 구현하는 서스테인기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 도 2와 같이 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1 내지 SF8)로 나누어지게 된다. 8개의 서브 필드들(SF1 내지 SF8) 각각은 전술한 바와 같이, 리셋기간, 어드레스기간 및 서스테인기간으로 나누어지게 된다. 각 서브필드의 리셋기간과 어드레스기간은 각 서브필드마다 동일한 반면에 서스테인 기간과 그에 할당되는 서스테인펄스의 수는 각 서브필드에서 2ⁿ(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.

도 3은 두 개의 서브필드에 공급되는 PDP의 구동파형을 나타낸다.

도 3을 참조하면, PDP는 전화면을 초기화시키기 위한 리셋기간, 셀을 선택하기 위한 어드레스 기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인기간으로 나누어 구동된다.

리셋기간에 있어서, 셋업기간(SU)에는 모든 스캔전극들(Y)에 상승 램프파형(Ramp-up)이 동시에 공급된다. 이와 동시에, 서스테인전극들(Z)과 어드레스전극들(X)에는 0[V]가 공급된다. 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에서 스캔전극(Y)과 어드레스전극(X) 사이와 스캔전극(Y)과 서스테인전극(Z) 사이에는 약방전으로 쓰기방전이 일어난다. 이 쓰기방전에 의해 어드레스전극(X)과서스테인전극(Z) 상에는 정극성(+)의 벽전하가 쌓이게 되며, 스캔전극(Y) 상에는 부극성(-)의 벽전하가 쌓이게 된다.

셋다운기간(SD)에는 상승 램프파형(Ramp-up)이 공급된 후, 상승 램프파형(Ramp-up)의 피크전압보다 낮은 서스테인전압(Vs)에서 떨어지기 시작하여 기저전압(GND) 또는 부극성의 특정 전압레벨까지 떨어지는 하강 램프파형(Ramp-dn)이 스캔전극들(Y)에 동시에 공급된다. 이와 동시에, 서스테인전극들(Z)에는 서스테인전압(Vs)이 공급되고, 어드레스전극(X)에는 0[V]가 공급된다. 이렇게 하강 램프파형(Ramp-dn)이 공급될 때, 스캔전극(Y)과 서스테인전극(Z) 사이와 스캔전극(Y)과 어드레스전극(Z) 사이에 약방전으로 소거방전이 일어난다. 이러한 소거방전에 의해 셋업기간(SU)에 발생된 벽전하들 중에서 어드레스방전에 불필요한 과도한 벽전하들이 소거된다. 셋업기간(SU)과 셋다운기간(SD)에서의 벽전하 변화를 살펴보면, 어드레스전극들(X) 상의 벽전하 변화는 거의 없으며, 스캔전극(Y)의 부극성(-) 벽전하가 감소한다. 반면에, 서스테인전극들(Z)의 벽전하는 셋업기간(SU)에서의 극성이 정극성이었으나, 스캔전극(Y)의 부극성(-) 벽전하의 감소분만큼 자신에게 부극성 벽전하가 쌓이면서 셋다운기간(SD)에서 그 극성이 부극성으로 반전된다.

어드레스기간에는 부극성 스캔펄스(scan)가 스캔전극들(Y)에 순차적으로 공급됨과 동시에 스캔펄스(scan)에 동기되어 어드레스전극들(X)에 정극성의 데이터펄스(data)가 공급된다. 스캔펄스(scan)와 데이터펄스(data)의 전압차와 리셋기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 공급되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 서스테인전압(Vs)이 공급될 때 방전이 일어날 수 있게 하는 정도의 벽전하가 형성된다. 이 어드레스기간 동안 서스테인전극들(Z)에는 정극성 직류전압(Zdc)이 공급된다.

서스테인기간에는 스캔전극들(Y)과 서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 공급된다. 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 공급될 때마다 스캔전극들(Y)과 서스테인전극들(Z) 사이에 서스테인방전 즉, 표시방전이 발생된다.

서스테인방전이 완료된 후에는 소거 램프파형(ramp-ers)이 서스테인전극들(Z)에 공급되어 전화면의 셀들 내에 잔류하는 벽전하를 소거시키게 된다.

이와 같이 종래의 PDP 구동방법은 스캔전극들(Y)과 서스테인전극들(Z) 사이에 방전이 일어남과 동시에 스캔전극들(Y)과 어드레스전극들(X) 사이에 방전이 일어나게 하는 방전 메카니즘으로 셀들을 초기화시킨다. 또한, 종래의 PDP 구동방법은 리셋기간에서 빛의 방출을 수반하는 비교적 큰 방전이 일어나기 때문에 비표시기간인 리셋기간에서의 블랙휘도가 높아지게 되어 콘트라스트비(Contrast ratio)가 저하된다. 또한, 종래의 PDP 구동방법은 리셋기간의 방전이 주로 스캔전극(Y)과 서스테인전극(Z) 사이에서 면방전 형태로 일어나게 되므로 스캔전극(Y)과 서스테인전극(Z) 사이에 충분한 양의 벽전하가 쌓이기 어려운 문제점이 있다. 그 결과, 종래의 PDP 구동방법은 어드레스 방전에 필요한 초기 벽전하가 작게 되어 어드레스 방전의 지연시간 즉, 어드레스 지터값(address jitter)이 커지게 되며 스캔시간과어드레스기간이 길어지게 된다. 특히, 방전가스에서 Xe의 함량을 높이게 되면 어드레스방전의 지연시간은 더 길어지게 된다.

도 4는 도 3과 같은 종래의 구동파형을 PDP에 적용하여 시뮬레이션할 때 그 시뮬레이션에서 각 구동파형에 적용된 전압조건과 리셋기간의 휘도를 나타낸다. 도 5a 및 도 5b는 도 4와 같은 구동파형이 PDP에 공급될 때 리셋기간의 셋업기간(SU)과 셋다운기간(SD) 직후의 벽전하 분포를 보여 준다. 도 5a 및 도 5b에서 알 수 있는 바 종래의 PDP 구동방법에 의하면 리셋기간 동안 발생되는 쓰기 약방전과 소거 약방전이 스캔전극(Y)과 서스테인전극(Z) 사이에서 그리고 스캔전극극(Y)과 어드레스전극(X) 사이에서 일어나게 된다. 그리고 리셋기간에서 발생되는 방전이 스캔전극(Y)과 서스테인전극(Z) 사이의 면방전으로 주로 일어나기 때문에 스캔전극(Y)과 서스테인전극(Z) 상에 충분한 벽전하가 쌓이지 않는다.

따라서, 본 발명의 목적은 초기화를 안정화하여 스캔시간과 어드레스기간을 줄이고 콘트라스트 특성을 향상시키도록 한 PDP의 구동방법 및 장치를 제공함에 있다.

도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 전극배치를 개략적으로 나타내는 평면도이다.

도 2는 256 계조를 구현하기 위한 8 비트 디폴트 코드의 프레임 구성을 나타내는 도면이다.

도 3은 종래의 PDP를 구동하기 위한 구동 파형을 나타내는 파형도이다.

도 4는 도 3과 같은 종래의 구동파형을 PDP에 적용하여 시뮬레이션할 때 그 시뮬레이션에서 각 구동파형에 적용된 전압조건과 리셋기간의 휘도를 나타내는 도면이다.

도 5a 및 도 5b는 도 4와 같은 구동파형이 PDP에 공급될 때 리셋기간의 셋업기간과 셋다운기간 직후의 벽전하 분포를 나타내는 도면이다.

도 6은 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도이다.

도 7은 도 6과 같은 초기화파형들이 플라즈마 디스플레이 패널에 공급될 때 벽전하 분포의 변화를 나타내는 도면이다.

도 8은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도이다.

도 9는 도 8과 같은 초기화파형들이 플라즈마 디스플레이 패널에 공급될 때 벽전하 분포의 변화를 나타내는 도면이다.

도 10은 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동장치를 나타내는 블록도이다.

도 11은 도 10에 도시된 스캔 구동부와 서스테인 구동부를 상세히 나타내는 회로도이다.

도 12는 도 6에 도시된 구동파형을 발생하는 경우에 도 11에 도시된 스위치소자들에 인가되는 타이밍 제어신호들을 나타내는 파형도이다.

도 13은 도 8에 도시된 구동파형을 발생하는 경우에 도 11에 도시된 스위치소자들에 인가되는 타이밍 제어신호들을 나타내는 파형도이다.

< 도면의 주요 부분에 대한 부호의 설명 >

101 : 타이밍 콘트롤러 102 : 데이터 구동부

103 : 스캔 구동부 104 : 서스테인 구동부

105 : 구동전압 발생부

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 PDP의 구동방법은 제1 전극과 제3 전극 사이의 대향방전으로 쓰기방전을 일으키기 위한 제1 리셋기간과; 제2 전극과 상기 제3 전극 사이의 대향방전으로 쓰기방전을 일으키기 위한 제2 리셋기간과; 상기 제1 전극과 상기 제3 전극 사이의 대향방전으로 소거방전을 일으키고 상기 제2 전극과 상기 제3 전극 사이의 대향방전으로 소거방전을 일으키기 위한 제3 리셋기간과; 상기 제3 전극에 데이터를 공급하고 상기 제1 및 제2 전극 중 적어도 어느 하나에 스캔펄스를 공급하여 상기 셀들을 선택하는 단계와; 상기 제1 전극들과 상기 제2 전극들에 교대로 서스테인펄스를 공급하여 표시를 행하는 단계를 포함한다.

상기 제1 리셋기간은 상기 제2 리셋기간보다 앞서는 것을 특징으로 한다.

상기 제2 리셋기간은 상기 제1 리셋기간보다 앞서는 것을 특징으로 한다.

상기 제1 리셋기간은 상기 제1 전극에 서스테인전압부터 셋업전압까지 상승하는 상승 램프파형을 공급하는 단계와; 상기 제2 전극에 상기 서스테인전압을 공급하는 단계와; 상기 제3 전극에 기저전압을 공급하는 단계를 포함한다.

상기 제2 리셋기간은 상기 제2 전극에 서스테인전압부터 셋업전압까지 상승하는 상승 램프파형을 공급하는 단계와; 상기 제1 전극에 상기 서스테인전압을 공급하는 단계와; 상기 제3 전극에 기저전압을 공급하는 단계를 포함한다.

상기 제3 리셋기간은 상기 제1 전극에 서스테인전압부터 부극성의 셋다운 전압까지 하강하는 하강 램프파형을 공급하는 단계와; 상기 제2 전극에 상기 서스테인전압부터 기저전압까지 하강하는 하강 램프파형을 공급하는 단계와; 상기 제3 전극에 기저전압을 공급하는 단계를 포함한다.

본 발명의 실시예에 따른 PDP의 구동장치는 제1 전극과 제3 전극 사이의 대향방전으로 쓰기방전을 일으키기 위한 제1 리셋회로와; 제2 전극과 상기 제3 전극 사이의 대향방전으로 쓰기방전을 일으키기 위한 제2 리셋회로와; 상기 제1 전극과 상기 제3 전극 사이의 대향방전으로 소거방전을 일으키고 상기 제2 전극과 상기 제3 전극 사이의 대향방전으로 소거방전을 일으키기 위한 제3 리셋회로와; 상기 제3 전극에 데이터를 공급하고 상기 제1 및 제2 전극 중 적어도 어느 하나에 스캔펄스를 공급하기 위한 스캔/어드레스회로와; 상기 제1 전극들과 상기 제2 전극들에 교대로 서스테인펄스를 공급하기 위한 서스테인회로를 구비한다.

이하, 도 6 내지 도 13을 참조하여 본 발명의 바람직한 실시예들에 대하여 설명하기로 한다.

본 발명의 실시예에 따른 PDP의 구동방법 및 장치는 한 프레임기간을 다수의 서브필드들로 시분할하여 PDP를 구동한다. 상기 서브필드들 중에서 적어도 어느 하나는 1차 쓰기방전, 2차 쓰기방전 및 소거방전을 연속으로 일으키는 리셋기간과, 셀을 선택하기 위한 어드레스기간 및 선택된 셀에 대하여 표시를 행하기 위한 서스테인기간을 포함한다. 이러한 서브필드는 도 6이나 도 8과 같은 구동파형으로 PDP를 구동한다.

도 6은 본 발명의 제1 실시예에 따른 PDP의 구동방법을 설명하기 위한 파형도이다. 도 7은 도 6과 같은 구동파형에 의해 발생되는 벽전하 분포의 변화를 나타낸다.

도 6 및 도 7을 참조하면, 리셋기간은 스캔전극들(Y)과 어드레스전극들(X) 사이에 쓰기방전을 일으키기 위한 t1 기간과, 서스테인전극들(Y)과어드레스전극들(X) 사이에 쓰기방전을 일으키기 위한 t2 기간과, 스캔전극들(Y)과 어드레스전극들(X) 사이에 그리고 서스테인전극들(Z)과 어드레스전극들(X) 사이에 소거방전을 일으키기 위한 t3 기간을 포함한다.

리셋기간의 t1 기간 동안 스캔전극들(Y)에는 서스테인전압(Vs)부터 셋업전압(Vsetup)까지 상승하는 상승 램프파형(Ruy)이 공급되고 서스테인전극들(Z)에는 서스테인전압(Vs)이 지속적으로 공급된다. 이 t1 기간 동안 어드레스전극들(X)에는 기저전압(GND)이나 0V가 공급된다. 그러면 전화면의 셀들 내에서 스캔전극들(Y)과 어드레스전극들(X) 사이에 약방전으로 쓰기방전이 일어나게 된다. 이러한 1차 쓰기방전의 결과로 스캔전극들(Y) 상에는 부극성의 벽전하들이 쌓이게 되고 어드레스전극들(X) 상에는 정극성의 벽전하들이 쌓이게 된다.

리셋기간의 t2 기간 동안 스캔전극들(Y)에는 서스테인전압(Vs)이 지속적으로 공급되고 서스테인전극들(Z)에는 서스테인전압(Vs)부터 셋업전압(Vsetup)까지 상승하는 상승 램프파형(Ruz)이 공급된다. 이 t2 기간 동안 어드레스전극들(X)에는 기저전압(GND)이나 0V가 공급된다. 그러면 전화면의 셀들 내에서 서스테인전극들(Y)과 어드레스전극들(X) 사이에 약방전으로 쓰기방전이 일어나게 된다. 이러한 2차 쓰기방전의 결과로 서스테인전극들(Y) 상에는 부극성의 벽전하들이 쌓이게 되고 어드레스전극들(X) 상에는 정극성의 벽전하들이 쌓이게 된다. 한편, t2 기간 동안 스캔전극들(Y)에 서스테인전압(Vs)이 공급되지만 스캔전극들(Y) 상에 쌓여진 부극성 벽전하들로 인하여 스캔전극들(Y)과 어드레스전극들(X) 사이의 전압차가 방전개시전압(firing Voltage)보다 작기 때문에 스캔전극들(Z)과 어드레스전극들(X) 사이에서 방전이 거의 일어나지 않는다. 또한, t2 기간 동안 스캔전극들(Y)과 서스테인전극들(Z) 사이의 전압차 역시 방전개시전압보다 작기 때문에 스캔전극들(Y)과 서스테인전극들(Z) 사이에 방전이 일어나지 않는다. 따라서, t1 기간과 t2 기간 직후의 벽전화 변화를 살펴 보면 스캔전극들(Y) 상의 벽전하분포는 거의 변화가 없으며 서스테인전극들(Z)과 어드레스전극들(X)에 더 많은 벽전하가 쌓이게 된다.

리셋기간의 t3 기간 동안 스캔전극들(Y)에는 서스테인전압(Vs)부터 부극성 전압(-Vy)까지 하강하는 하강 램프파형(Rdy)이 공급되고 서스테인전극들(Z)에는 서스테인전압(Vs)부터 기저전압(GND)이나 0V까지 하강하는 하강 램프파형(Rdz)이 공급된다. 이 t3 기간 동안, 어드레스전극(X)은 0[V]나 기저전압(GND)을 유지한다. 그러면 스캔전극들(Y)과 어드레스전극들(X) 사이에 그리고 서스테인전극들(Z)과 어드레스전극들(X) 사이에 약방전으로 소거방전이 발생된다. 이 소거방전의 결과로, 어드레스방전에 불필요한 과도 벽전하가 소거된다. 그리고 전 셀들 내에는 균일한 벽전하가 잔류하게 된다.

일반적으로 적색, 녹색 및 청색의 서브픽셀은 형광체물질의 특성에 따라 방전개시전압에서 편차를 가진다. 스캔전극들(Y)에 공급되는 하강 램프파형(Rdy)이 부극성 전압(-Vy)까지 하강하면 적색, 녹색 및 청색의 서브픽셀에서 나타나는 방전개시전압의 편차에 관계없이 방전개시조건을 균일하게 할 수 있다.

이와 같이 리셋기간에는 쓰기 방전과 소거 방전이 스캔전극들(Y)과 어드레스전극들(X) 사이의 대향방전으로 그리고 서스테인전극들(Y)과 어드레스전극들(X) 사이의 대향방전으로 일어나게 된다. 그 결과, 리셋기간에서 발생되는 빛이 스캔전극들(Y)과 서스테인전극들(Z) 사이의 면방전으로 일어나는 종래 기술에 비하여 작게 된다. 그리고 리셋기간 직후에 각 전극들(X, Y, Z) 상에 잔류하는 벽전하의 양이 많아지게 된다. 따라서, 본 발명에 따른 PDP의 구동방법 및 장치는 리셋기간의 빛의 방출양을 줄여 콘트라스트비에서 블랙휘도를 낮추어 콘트라스트특성을 향상시키고 스캔전극들(Y)과 어드레스전극들(X) 상에 충분한 양의 벽전하를 쌓음으로써 어드레스방전시의 방전지연을 줄일 수 있고 어드레스방전에 필요한 전압과 스캔시간 및 어드레스기간을 줄일 수 있으며 어드레스 구동마진을 넓힐 수 있다. 또한, 본 발명에 따른 PDP의 구동방법 및 장치는 리셋기간 직후 서스테인전극들(Z) 상에 잔류하는 부극성 벽전하를 충분히 많게 하여 스캔전극들(Y)에 첫 번째 서스테인펄스가 공급될 때 서스테인 방전이 쉽고 안정하게 일어나게 함으로서 서스테인 구동마진을 넓힐 수 있다. 7

리셋기간 직후에 스캔전극들(Y)과 서스테인전극(Z) 간에 전위차가 거의 없고 그 전극들(Y, Z) 상에 각각 형성된 벽전하양이 거의 동일하게 유지된다. 이 때문에 PDP를 50℃ 이상의 고온환경에서 사용하더라도 어드레스방전이 개시되기 전의 벽전하 변동에 의해 발생되는 오방전이 일어나지 않는다.

어드레스기간 동안 스캔전극들(Y)과 서스테인전극들(Z)에는 정극성의 바이어스전압(Vy-com, Vz-com)이 공급된다. 그리고 바이어스전압(Vy-com)으로부터 스캔전압으로 설정된 부극성 전압(-Vy)까지 떨어지는 스캔펄스(scp)가 스캔전극들(Y)에 순차적으로 공급되고 그 스캔펄스(scp)에 동기되는 데이터전압(Vd)의 데이터펄스(dp)가 어드레스전극들(X)에 공급된다. 스캔전극들(Y)과 서스테인전극들(Z)에 공급되는 바이어스전압(Vy-com, Vz-com)은 동일하게 설정되거나 다르게 설정될 수 있다. 예컨대, 서스테인전극들(Z)에 공급되는 바이어스전압(Vz-com)이 스캔전극들(Z)에 공급되는 바이어스전압(Vy-com)보다 높게 설정되면 어드레스기간 동안 서스테인전극들(Z)에 더 많은 양의 부극성 벽전하가 쌓일 수 있다. 이렇게 서스테인전극들(Z)에 많은 양의 부극성 벽전하가 쌓이게 되면 서스테인전극들(Z)에 첫 번째 서스테인펄스(sus)가 공급될 때 서스테인전극들(Z)과 스캔전극들(Y) 사이의 전압차가 더 커지게 되므로 방전이 쉽고 안정되게 일어나게 되므로 서스테인 구동마진이 그 만큼 높아지게 된다. 스캔펄스(scp)와 데이터펄스(dp)의 전압차와 리셋기간에 생성된 벽전압이 더해지면서 데이터펄스(dp)가 공급되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 서스테인전압(Vs)이 공급될 때 방전이 일어날 수 있게 하는 정도의 벽전하가 형성된다.

서스테인기간에는 스캔전극들(Y)과 서스테인전극들(Z)에 교번적으로 서스테인전압(Vs)의 서스테인펄스(sus)가 공급된다. 어드레스방전에 의해 선택된 셀들은 셀 내의 벽전압과 서스테인전압(Vs)이 더해지면서 매 서스테인펄스(sus)가 공급될 때마다 스캔전극(Y)과 서스테인전극(Z) 사이에 서스테인방전이 발생된다.

마지막 서스테인펄스(sus)가 서스테인전극들(Z)에 공급되어 서스테인방전이 종료된 후에는 스캔전극들(Y)과 서스테인전극들(Z)에 서스테인전압(Vs)까지 상승하는 소거 램프파형(ersy, ersz)이 연속으로 공급된다. 소거 램프파형(ersy, ersz)은 서스테인방전에 의해 생성된 벽전하들을 소거시키는 역할을 한다. 이 소거 램프파형(ersy, ersz)은 스캔전극(Z)과 서스테인전극(Z) 중 어느 하나에 공급될 수도 있고 생략될 수도 있다.

도 8은 본 발명의 제2 실시예에 따른 PDP의 구동방법을 설명하기 위한 파형도이다. 도 9는 도 8과 같은 구동파형에 의해 발생되는 벽전하 분포의 변화를 나타낸다.

도 8 및 도 9를 참조하면, 리셋기간의 t1 기간 동안 스캔전극들(Y)에는 서스테인전압(Vs)이 지속적으로 공급되고 서스테인전극들(Z)에는 서스테인전압(Vs)부터 셋업전압(Vsetup)까지 상승하는 상승 램프파형(Ruz)이 공급된다. 이 t1 기간 동안 어드레스전극들(X)에는 기저전압(GND)이나 0V가 공급된다. 그러면 전화면의 셀들 내에서 서스테인전극들(Y)과 어드레스전극들(X) 사이에 약방전으로 쓰기방전이 일어나게 된다. 이러한 1차 쓰기방전의 결과로 서스테인전극들(Y) 상에는 부극성의 벽전하들이 쌓이게 되고 어드레스전극들(X) 상에는 정극성의 벽전하들이 쌓이게 된다.

리셋기간의 t2 기간 동안 스캔전극들(Y)에는 서스테인전압(Vs)부터 셋업전압(Vsetup)까지 상승하는 상승 램프파형(Ruy)이 공급되고 서스테인전극들(Z)에는 서스테인전압(Vs)이 지속적으로 공급된다. 이 t2 기간 동안 어드레스전극들(X)에는 기저전압(GND)이나 0V가 공급된다. 그러면 전화면의 셀들 내에서 스캔전극들(Y)과 어드레스전극들(X) 사이에 약방전으로 쓰기방전이 일어나게 된다. 이러한 2차 쓰기방전의 결과로 스캔전극들(Y) 상에는 부극성의 벽전하들이 쌓이게 되고 어드레스전극들(X) 상에는 정극성의 벽전하들이 쌓이게 된다. 한편, t2 기간 동안 서스테인전극들(Z)에 서스테인전압(Vs)이 공급되지만 서스테인전극들(Y) 상에 쌓여진 부극성 벽전하들로 인하여 서스테인전극들(Z)과 어드레스전극들(X) 사이의 전압차가 방전개시전압보다 작기 때문에 서스테인전극들(Z)과 어드레스전극들(X) 사이에서 방전이 거의 일어나지 않는다. 또한, t2 기간 동안 스캔전극들(Y)과 서스테인전극들(Z) 사이의 전압차 역시 방전개시전압보다 작기 때문에 스캔전극들(Y)과 서스테인전극들(Z) 사이에 방전이 일어나지 않는다. 따라서, t1 기간과 t2 기간 직후의 벽전화 변화를 살펴 보면 서스테인전극들(Y) 상의 벽전하분포는 거의 변화가 없으며 서스테인전극들(Z)과 어드레스전극들(X)에 더 많은 벽전하가 쌓이게 된다.

리셋기간의 t3 기간 동안, 스캔전극들(Y)에는 서스테인전압(Vs)부터 부극성 전압(-Vy)까지 하강하는 하강 램프파형(Rdy)이 공급되고 서스테인전극들(Z)에는 서스테인전압(Vs)부터 기저전압(GND)이나 0V까지 하강하는 하강 램프파형(Rdz)이 공급된다. 이 t3 기간 동안, 어드레스전극(X)은 0[V]나 기저전압(GND)을 유지한다. 그러면 스캔전극들(Y)과 어드레스전극들(X) 사이에 그리고 서스테인전극들(Z)과 어드레스전극들(X) 사이에 약방전으로 소거방전이 발생된다. 이 소거방전의 결과로, 어드레스방전에 불필요한 과도 벽전하가 소거된다. 그리고 전 셀들 내에는 균일한 벽전하가 잔류하게 된다.

어드레스기간과 서스테인기간은 전술한 실시예와 실질적으로 동일하므로 그에 대한 상세한 설명을 생략하기로 한다.

도 10은 본 발명의 실시예에 따른 PDP의 구동장치를 나타낸다.

도 10을 참조하면, 본 발명의 실시예에 따른 PDP의 구동장치는 PDP의 어드레스전극들(X1 내지 Xm)에 데이터를 공급하기 위한 데이터 구동부(102)와, 스캔전극들(Y1 내지 Yn)을 구동하기 위한 스캔 구동부(103)와, 공통전극인 서스테인전극들(Z)을 구동하기 위한 서스테인 구동부(104)와, 각 구동부(102, 103, 104)를 제어하기 위한 타이밍 콘트롤러(101)와, 각 구동부(102, 103, 104)에 필요한 구동전압을 공급하기 위한 구동전압 발생부(105)를 구비한다.

데이터 구동부(102)에는 도시하지 않은 역감마보정회로, 오차확산회로 등에 의해 역감마보정 및 오차확산 된 후, 서브필드맵핑회로에 의해 각 서브필드에 맵핑된 데이터가 공급된다. 이 데이터 구동부(102)는 타이밍 콘트롤러(101)로부터의 타이밍제어신호(Cx)에 응답하여 데이터를 샘플링하고 래치한 다음, 그 데이터를 어드레스전극들(X1 내지 Xm)에 공급하게 된다.

스캔 구동부(103)는 타이밍 콘트롤러(101)의 제어 하에 스캔전극들(Y1 내지 Ym)에 리셋기간 동안 도 6 또는 도 8과 같은 초기화파형들을 공급하고 어드레스기간 동안 스캔펄스(scp)를 순차적으로 공급한다. 그리고 스캔 구동부(103)는 타이밍 콘트롤러(101)의 제어 하에 스캔전극들(Y1 내지 Ym)에 서스테인기간 동안 서스테인펄스(sus)를 공급한다.

서스테인 구동부(104)는 타이밍 콘트롤러(101)의 제어 하에 서스테인전극들(Z)에 리셋기간 동안 도 6 또는 도 8과 같은 초기화파형들을 공급하고 어드레스기간 동안 직류 바이어스전압(Vz-com)을 공급한 후에 서스테인기간 동안 스캔 구동부(103)와 교대로 동작하여 서스테인펄스(sus)를 공급하게 된다.

타이밍 콘트롤러(101)는 수직/수평 동기신호와 클럭신호를 입력받고 각 구동부에 필요한 타이밍 제어신호(Cx, Cy, Cz)를 발생하고 그 타이밍 제어신호(Cx, Cy, Cz)를 해당 구동부(102, 103, 104)에 공급함으로써 각 구동부(102, 103, 104)를 제어한다. 데이터 제어신호(Cx)에는 데이터를 샘플링하기 위한 샘플링클럭, 래치제어신호, 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다. 스캔 제어신호(Cy)에는 스캔구동부(103) 내의 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다. 그리고 서스테인 제어신호(Cz)에는 서스테인구동부(104) 내의 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다.

구동전압 발생부(105)는 상승 램프파형(Ruy, Ruz)의 셋업전압(Vsetup), 스캔전압으로 설정되는 부극성 전압(-Vy), 직류 바이어스전압(Vy-com, Vz-com), 서스테인전압(Vs), 데이터전압(Vd) 등을 발생한다. 이러한 구동전압들은 방전가스의 조성이나 방전셀 구조에 따라 변할 수 있다.

도 11은 한 쌍의 스캔전극(Y)과 서스테인전극(Z)을 구동하기 위한 스캔 구동부(103)와 서스테인 구동부(104)의 일부를 상세히 나타낸다.

도 11을 참조하면, 스캔 구동부(103)는 에너지 회수회로(111), 구동 스위치 회로(112), 제1 내지 제5 스위치소자(Q1 내지 Q5)를 구비한다.

에너지 회수회로(111)는 PDP에서 방전에 기여하지 않은 무효전력의 에너지를 스캔전극(Y)으로부터 회수하고 그 회수된 에너지를 이용하여 스캔전극(Y)을 충전하게 된다. 이 에너지 회수회로(111)는 공지의 어떠한 에너지 회수회로로도 구현될 수 있다.

구동 스위치 회로(112)는 스캔 바이어스전압원(Vy-com)과 제1 노드(n1) 사이에 푸쉬풀 형태로 접속되는 제6 및 제7 스위치소자들(Q5, Q6)을 포함한다. 제6 및 제7 스위치소자들(Q5, Q6) 사이의 출력단자는 스캔전극(Y)에 접속된다. 제6 및 제7 스위치소자들(Q6, Q7) 각각은 타이밍 콘트롤러(101)의 제어 하에 스캔 바이어스전압(Vy-com)이나 제1 노드(n1) 상의 전압을 스캔전극들(Y)에 공급한다.

제1 스위치소자(Q1)는 서스테인전압원(Vs)과 제1 노드(n1) 사이에 접속되어 타이밍 콘트롤러(101)의 제어 하에 서스테인전압(Vs)을 제1 노드(n1)에 공급한다.

제2 스위치소자(Q2)는 기저전압원(GND)과 제1 노드(n1) 사이에 접속되어 타이밍 콘트롤러(101)의 제어 하에 기저전압(GND)을 제1 노드(n1)에 공급한다.

제3 스위치소자(Q3)는 셋업전압원(Vserup)과 제1 노드(n1) 사이에 접속되어 타이밍 콘트롤러(101)의 제어 하에 미리 설정된 RC 시정수에 의해 결정된 기울기로 상승 램프파형(Ruy)을 제1 노드(n1)에 공급한다. 이 제3 스위치소자(Q3)의 제어단자에는 상승 램프파형(Ruy)의 기울기를 조정하기 위한 가변저항(VR1)과 도시하지 않은 캐패시터가 접속된다.

제4 스위치소자(Q4)는 부극성 전압원(-Vy)과 제1 노드(n1) 사이에 접속되어 타이밍 콘트롤러(101)의 제어 하에 미리 설정된 RC 시정수에 의해 결정된 기울기로 하강 램프파형(Rdy)을 제1 노드(n1)에 공급한다. 이 제4 스위치소자(Q4)의 제어단자에는 하강 램프파형(Rdy)의 기울기를 조정하기 위한 가변저항(VR2)과 도시하지않은 캐패시터가 접속된다.

제5 스위치소자(Q5)는 부극성 전압원(-Vy)과 제1 노드(n1) 사이에 접속되어 타이밍 콘트롤러(101)의 제어 하에 부극성 전압(-Vy)을 제1 노드(n1)에 공급한다.

서스테인 구동부(104)는 에너지 회수회로(113), 제8 내지 제12 스위치소자(Q8 내지 Q12)를 구비한다.

에너지 회수회로(113)는 PDP에서 방전에 기여하지 않은 무효전력의 에너지를 서스테인전극(Z)으로부터 회수하고 그 회수된 에너지를 이용하여 서스테인전극(Z)을 충전하게 된다. 이 에너지 회수회로(113)는 공지의 어떠한 에너지 회수회로로도 구현될 수 있다.

제8 스위치소자(Q8)는 서스테인전압원(Vs)과 제2 노드(n2) 사이에 접속되어 타이밍 콘트롤러(101)의 제어 하에 서스테인전압(Vs)을 제2 노드(n2) 즉, 서스테인전극(Z)에 공급한다.

제9 스위치소자(Q9)는 기저전압원(GND)과 제2 노드(n2) 사이에 접속되어 타이밍 콘트롤러(101)의 제어 하에 기저전압(GND)을 제2 노드(n2)에 공급한다.

제10 스위치소자(Q10)는 셋업전압원(Vsetup)과 제2 노드(n2) 사이에 접속되어 타이밍 콘트롤러(101)의 제어 하에 미리 설정된 RC 시정수에 의해 결정된 기울기로 상승 램프파형(Ruz)을 제2 노드(n2)에 공급한다. 이 제10 스위치소자(Q10)의 제어단자에는 상승 램프파형(Ruz)의 기울기를 조정하기 위한 가변저항(VR3)과 도시하지 않은 캐패시터가 접속된다.

제11 스위치소자(Q11)는 직류 바이어스 전압원(Vz-com)와 제2 노드(n2) 사이에 접속되어 타이밍 콘트롤러(101)의 제어 하에 어드레스기간 동안 직류 바이어스전압(Vz-com)을 제2 노드(n2)에 공급한다.

제12 스위치소자(Q12)는 기저전압원(GND)과 제2 노드(n2) 사이에 접속되어 타이밍 콘트롤러(101)의 제어 하에 미리 설정된 RC 시정수에 의해 결정된 기울기로 하강 램프파형(Rdz)을 제2 노드(n2)에 공급한다. 이 제12 스위치소자(Q12)의 제어단자에는 하강 램프파형(Rdz)의 기울기를 조정하기 위한 가변저항(VR4)과 도시하지 않은 캐패시터가 접속된다.

도 12는 도 6에 도시된 구동파형을 발생하는 경우에 상기 스위치소자들에 인가되는 타이밍 제어신호들을 나타낸다. 그리고 도 13은 도 8에 도시된 구동파형을 발생하는 경우에 상기 스위치소자들에 인가되는 타이밍 제어신호들을 나타낸다.

상술한 바와 같이, 본 발명에 따른 PDP의 구동방법 및 장치는 리셋기간을 스캔전극들(Y)과 어드레스전극들(X) 사이의 대향방전으로 쓰기방전을 일으키는 기간, 서스테인전극들(Y)과 어드레스전극들(X) 사이의 대향방전으로 쓰기방전을 일으키기 위한 기간 및 스캔전극들(Y)과 어드레스전극들(X) 사이의 대향방전으로 그리고 서스테인전극들(Z)과 어드레스전극들(X) 사이의 대향방전으로 소거방전을 일으키기 위한 기간으로 분리하게 된다. 그 결과, 본 발명에 따른 PDP의 구동방법 및 장치는 낮은 초기화전압으로도 각 전극들에 충분한 벽전하를 형성하여 스캔시간과 어드레스기간을 줄일 수 있으며 콘트라스트특성을 향상시킬 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims

제1 및 제2 전극을 각각 포함한 다수의 전극쌍이 형성된 상판과 상기 다수의 전극쌍과 교차하는 다수의 제3 전극이 형성된 하판을 구비하며 상기 전극들의 교차부에 셀들이 형성되는 플라즈마 디스플레이 패널을 구동하기 위한 방법에 있어서,

상기 제1 전극과 상기 제3 전극 사이의 대향방전으로 쓰기방전을 일으키기 위한 제1 리셋기간과;

상기 제2 전극과 상기 제3 전극 사이의 대향방전으로 쓰기방전을 일으키기 위한 제2 리셋기간과;

상기 제1 전극과 상기 제3 전극 사이의 대향방전으로 소거방전을 일으키고 상기 제2 전극과 상기 제3 전극 사이의 대향방전으로 소거방전을 일으키기 위한 제3 리셋기간과;

상기 제3 전극에 데이터를 공급하고 상기 제1 및 제2 전극 중 적어도 어느 하나에 스캔펄스를 공급하여 상기 셀들을 선택하는 단계와;

상기 제1 전극들과 상기 제2 전극들에 교대로 서스테인펄스를 공급하여 표시를 행하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
제 1 항에 있어서,

상기 제1 리셋기간은 상기 제2 리셋기간보다 앞서는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
제 1 항에 있어서,

상기 제2 리셋기간은 상기 제1 리셋기간보다 앞서는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
제 1 항에 있어서,

상기 제1 리셋기간은,

상기 제1 전극에 서스테인전압부터 셋업전압까지 상승하는 상승 램프파형을 공급하는 단계와;

상기 제2 전극에 상기 서스테인전압을 공급하는 단계와;

상기 제3 전극에 기저전압을 공급하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
제 1 항에 있어서,

상기 제2 리셋기간은,

상기 제2 전극에 서스테인전압부터 셋업전압까지 상승하는 상승 램프파형을 공급하는 단계와;

상기 제1 전극에 상기 서스테인전압을 공급하는 단계와;

상기 제3 전극에 기저전압을 공급하는 단계를 포함하는 것을 특징으로 하는플라즈마 디스플레이 패널의 구동방법.
제 1 항에 있어서,

상기 제3 리셋기간은,

상기 제1 전극에 서스테인전압부터 부극성의 셋다운 전압까지 하강하는 하강 램프파형을 공급하는 단계와;

상기 제2 전극에 상기 서스테인전압부터 기저전압까지 하강하는 하강 램프파형을 공급하는 단계와;

상기 제3 전극에 기저전압을 공급하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
제1 및 제2 전극을 각각 포함한 다수의 전극쌍이 형성된 상판과 상기 다수의 전극쌍과 교차하는 다수의 제3 전극이 형성된 하판을 구비하며 상기 전극들의 교차부에 셀들이 형성되는 플라즈마 디스플레이 패널을 구동하기 위한 장치에 있어서,

상기 제1 전극과 상기 제3 전극 사이의 대향방전으로 쓰기방전을 일으키기 위한 제1 리셋회로와;

상기 제2 전극과 상기 제3 전극 사이의 대향방전으로 쓰기방전을 일으키기 위한 제2 리셋회로와;

상기 제1 전극과 상기 제3 전극 사이의 대향방전으로 소거방전을 일으키고 상기 제2 전극과 상기 제3 전극 사이의 대향방전으로 소거방전을 일으키기 위한제3 리셋회로와;

상기 제3 전극에 데이터를 공급하고 상기 제1 및 제2 전극 중 적어도 어느 하나에 스캔펄스를 공급하기 위한 스캔/어드레스회로와;

상기 제1 전극들과 상기 제2 전극들에 교대로 서스테인펄스를 공급하기 위한 서스테인회로를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
제 7 항에 있어서,

상기 제1 리셋기간은 상기 제2 리셋기간보다 앞서는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
제 7 항에 있어서,

상기 제2 리셋기간은 상기 제1 리셋기간보다 앞서는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
제 7 항에 있어서,

상기 제1 리셋회로는,

상기 제1 전극에 서스테인전압부터 셋업전압까지 상승하는 상승 램프파형을 공급하고;

상기 제2 전극에 상기 서스테인전압을 공급하며;

상기 제3 전극에 기저전압을 공급하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
제 7 항에 있어서,

상기 제2 리셋회로는,

상기 제2 전극에 서스테인전압부터 셋업전압까지 상승하는 상승 램프파형을 공급하고;

상기 제1 전극에 상기 서스테인전압을 공급하며;

상기 제3 전극에 기저전압을 공급하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
제 7 항에 있어서,

상기 제3 리셋회로는,

상기 제1 전극에 서스테인전압부터 부극성의 셋다운 전압까지 하강하는 하강 램프파형을 공급하고;

상기 제2 전극에 상기 서스테인전압부터 기저전압까지 하강하는 하강 램프파형을 공급하며;

상기 제3 전극에 기저전압을 공급하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.