KR20040103723A - 플래쉬 메모리 및 이를 이용한 프로그램 방법 - Google Patents

플래쉬 메모리 및 이를 이용한 프로그램 방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리 및 이를 이용한 프로그램 방법에 관한 것으로, 특히, 일반적인 모스 트랜지스터 형성 공정에 의하여 형성되는 모스 트랜지스터 구조의 게이트 전극 양측면에 스페이서 형태의 플로팅 게이트를 형성하고 게이트 전극을 사이에 두고 이격하며 소스 영역과 드레인 영역이 서로 변경 가능한 제1, 제2 소스 및 드레인 영역을 형성함으로써, 플래쉬 메모리 셀의 면적을 증가시키지 않고서도 하나의 셀로 최소 2비트 이상 구현 할 수 있어 반도체 소자의 고용량화 및 고집적화를 이룰 수 있다.

Description

플래쉬 메모리 및 이를 이용한 프로그램 방법{Method for programming by the flash memory}
본 발명은 메모리 소자 및 동작 방법에 관한 것으로, 보다 상세하게는 고용량의 플로팅 게이트를 갖는 플래쉬 메모리 및 이를 이용한 데이터 프로그램 방법에 관한 것이다.
일반적으로 플래쉬 메모리는 EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory)의 장점을 동시에 구현하고자 하는 데서 출발한 것으로, 전기적으로 데이터의 기록과 소거가 가능하면서도 간단한 제조 공정 및 소형화된 칩 사이즈 등의 면에서 낮은 제조단가를 지향한다.
또한, 플래쉬 메모리는 전원이 끊겨도 데이터가 소멸되지 않는 비 휘발성 반도체 메모리지만 정보의 기록과 소거가 시스템 내에서 전기적으로 용이하게 이루어진다는 점에서 RAM(Random Access Memory)의 성격을 가지므로, 메모리 카드나 휴대용 사무 자동화 기기의 하드 디스크를 대체하는 기억 장치 등에 이용되고 있다.
이러한 플래쉬 메모리 셀들의 동작 중 데이터의 기록은 열-전자(hot-electron)를 드레인 영역에 형성시킨 다음 게이트 절연막을 통하여 플로팅 게이트로 주입시킴으로써 이루어지며, 플래쉬 메모리 셀의 소거 동작은 F-N(Fowler-Nordheim) 터널링을 이용하여 플로팅 게이트에 주입된 전자를 소스 영역으로 방전시킴으로써 소거 동작을 수행한다.
그러면, 도 1을 참조하여 종래 일반적인 플래쉬 메모리를 개략적으로 설명한다.
도 1에 도시한 바와 같이 플래쉬 메모리는, 반도체 기판(1)의 소자 영역 상부의 일부 영역에 게이트 산화막(2)이 형성되어 있으며, 게이트 산화막(2)의 상부에는 폴리 실리콘으로 이루어진 플로팅 게이트(3)가 형성되어 외부와 연결되어 있지 않고 전자의 스토리지 노드(storage node) 역할을 한다.
그리고, 플로팅 게이트(3)의 상부에는 산화막과 질화막 및 산화막이 순차적으로 적층된 구조의 유전막(4)이 형성되어 있다.
이어, 유전막(4)의 상부에는 폴리 실리콘으로 이루어진 컨트롤 게이트(5)가 형성되어 일반 모스 트랜지스터에서의 게이트 역할을 한다. 그리고, 게이트 산화막(2), 플로팅 게이트(3), 유전막(4) 및 컨트롤 게이트(5)를 포함하는 게이트의 측면에는 절연막으로 형성된 스페이서(spacer)(7)가 형성되어 있으며, 스페이서(7) 하부의 반도체 기판에는 반도체 기판(1)과는 반대 도전형의 불순물이 저농도로 도핑된 LDD(Lightly doped drain)(6)가 형성되고 있고, LDD(6)와 접하는 드러난 반도체 기판(1)에는 LDD(6)와 동일 도전형의 불순물이 고농도로 도핑된 소스 및 드레인 영역(8)이 형성되어 있다.
그러나, 상기와 같은 종래 기술에 의한 플로팅 게이트는 높은 플로팅 게이트 전압을 컨트롤 게이트로부터 얻기 위해서 높은 충전 용량이 요구된다. 그래서, 높은 충전 용량을 얻기 위해 플로팅 게이트와 컨트롤 게이트간의 오버랩(overlap)을 증가시키거나, 플로팅 게이트와 컨트롤 게이트 사이에 증착되는 절연층을 층간 유전율이 높은 물질을 사용하거나, 절연층의 두께를 작게 형성하였다. 그러나, 상기방법 중 절연층에 층간 유전율이 높은 물질을 사용하거나, 절연층의 두께를 낮추는 방법은 플로팅 게이트의 충전 용량을 높일 수는 있지만 누설 전류가 커지는 문제가 발생하며, 플로팅 게이트와 컨트롤 게이트 간의 오버랩(overlap)을 증가시키는 방법은 플래쉬 메모리 셀 면적이 증가되는 문제가 발생하여 플로팅 게이트의 충전 용량을 높이는데 어려움이 발생한다.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 게이트 전극의 양측면에 스페이서 형태로 형성하는 플로팅 게이트와 제1, 제2 소스 및 드레인 영역을 이용하여 셀의 면적을 증가시키지 않고서도 하나의 셀로 최소 2비트 이상 구현할 수 있는 플래쉬 메모리 및 이를 이용한 데이터 프로그램 방법을 제공하는데 있다.
도 1은 종래 일반적인 플래쉬 메모리를 개략적으로 도시한 단면도이고,
도 2은 본 발명의 일 실시예에 따른 플래쉬 메모리를 개략적으로 도시한 단면도이고,
도 3는 도 2에 대한 용량성 커플링을 설명하기 위해 도시한 등가회로도이고,
도 4 내지 도 10은 본 발명의 플래쉬 메모리에 따른 프로그램 방법을 설명하기 위해 도시한 플래쉬 메모리를 개략적으로 도시한 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
10 : 반도체 기판 20 : 게이트 절연막
30 : 게이트 전극 40 : 커플링 유전막
50 : 제1 플로팅 게이트 55 : 제2 플로팅 게이트
60 : 제1 소스 및 드레인 영역
65 : 제2 소스 및 드레인 영역
70 : 채널
상기 목적을 달성하기 위하여, 본 발명은 반도체 기판, 반도체 기판 위에 부분적으로 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있는 게이트 전극, 게이트 전극의 양측면에 형성되어 있고 상기 반도체 기판의 일부분을 덮고 있는 커플링 유전막, 커플링 유전막 위와 측면에 스페이서 형태로 형성되어 있는 제1, 제2 플로팅 게이트, 제1, 제2 플로팅 게이트의 측면에 형성되어 있는 스페이서 및 반도체 기판에 형성되어 있으며 상기 게이트 전극을 사이에 두고 이격되어 있는 제1, 제2 소스 및 드레인 영역을 포함하는 플래쉬 메모리를 제공한다.
또한, 제1, 제2 소스 및 드레인 영역은 소스 영역과 드레인 영역이 서로 변경 가능하게 하는 것이 바람직하다.
또한, 게이트 절연막과 커플링 유전막은 동일한 두께로 형성하여 0.5의 커플링 비를 유지하는 것이 바람직하다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
이하, 첨부한 도면을 참고로 하여, 본 발명의 일 실시예에 따른 플래쉬 메모리 및 이를 이용한 데이터 프로그램 방법에 대해 상세히 설명한다.
도 2는 본 발명의 일 실시예에 따른 플래쉬 메모리를 개략적으로 도시한 단면도이고, 도 3는 도 2에 대한 용량성 커플링을 설명하기 위해 도시한 등가회로도이다.
먼저, 도 2에 도시한 바와 같이 본 발명의 일 실시예에 따른 플래쉬 메모리는 반도체 기판(10)의 액티브 영역 위의 일부 영역에 산화막으로 이루어진 게이트 절연막(20)이 형성되어 있으며, 게이트 절연막(20) 위에는 폴리 실리콘으로 이루어진 게이트 전극(30)이 형성되어 있다. 그리고, 게이트 전극(30)의 측면과 위에는 커플링 유전막(40)이 형성되어 있다.
커플링 유전막(40)의 양측면에는 커플링 유전막(40)의 높이와 동일하거나 낮게 폴리 실리콘으로 이루어진 제1, 제2 플로팅 게이트(50, 55)가 형성되어 있다.이때, 제1, 제2 플로팅 게이트((50, 55)는 스페이서 형태로 형성되어 전하의 스토리지 노드 역할을 한다.
스페이서 형태의 제1, 제2 플로팅 게이트(50, 55) 측면에는 절연물로 이루어진 스페이서(도시하지 않음)가 형성되어 플로팅 게이트를 보호하는 보호막 역할을 한다.
그리고, 제1, 제2 플로팅 게이트(50, 55) 하부의 반도체 기판(10)에는 반도체 기판(10)과는 반대 도전형의 불순물을 주입되어 이루어진 제1 및 제2 소스/드레인 영역(60, 65)이 형성되어 있다. 제1 소스/드레인 영역(60)과 제2 소스/드레인 영역(65)은 제1, 제2 플로팅 게이트(50, 55)의 측면에 형성되는 스페이서 및 게이트 전극(30)을 사이에 두고 이격하며 액티브영역에 형성되어 있다.
이때, 제1 소스/드레인 영역(60)과 제2 소스/드레인 영역(65)은 각각 제1 플로팅 게이트(50)와 제2 플로팅 게이트(55)의 하부 일부분과 중첩하도록 형성되어 있다.
그러면 본 발명에 따른 플래쉬 메모리 구조에 대한 용량성 커플링에 대하여 도 3 및 위에서 상술한 도 2를 참고하여 설명한다.
도 3은 본 발명의 실시예에 따른 플래쉬 메모리의 등가 회로도이다.
도 3에 도시한 바와 같이, 본 발명의 실시예에 따른 플래쉬 메모리는 5개의 커패시터를 직렬 및 병렬로 연결한 상태의 회로로 표현된다. 즉, 제1 플로팅 게이트(50)와 게이트 전극(30) 사이에 형성되는 커패시터(C1)와 제1 플로팅 게이트(50)와 제1 소스 및 드레인 영역(60) 사이에 형성되는 기생 커패시터(C4)가 직렬로 연결되어 있고, 제2 플로팅 게이트(55)와 게이트 전극(30) 사이에 형성되는 커패시터(C2)와 제2 플로팅 게이트(55)와 제2 소스 및 드레인 영역(65) 사이에 형성되는 기생 커패시터(C5)가 직렬로 연결되어 있으며, 게이트 전극(30)과 반도체 기판(10) 사이에 형성되는 기생 커패시터(C3)가 이들 두 직렬 회로와 게이트 전극(30)을 공통 노드로 하여 병렬로 연결되어 있다.
이상과 같이, 모스 트랜지스터 형성 공정에 의해 형성되는 모스 트랜지스터 구조의 게이트 전극(30)을 사이에 두고 게이트 전극(30)의 양측면에 스페이서 형태로 제1, 제2 플로팅 게이트(50, 55)를 형성하면 플로팅 게이트(50, 55)의 전하 저장 용량이 증가함은 물론 제1 및 제2 소스/드레인 영역(60, 65)을 이용하여 플래쉬 메모리 셀의 면적을 증가시키지 않고서도 하나의 셀로 최소 2비트 이상의 데이터를 저장할 수 있다.
그러면, 이러한 구조의 본 발명의 일 실시예에 따른 플래쉬 메모리의 프로그램 방법을 도 4 내지 도 10 및 위에서 상술한 도 2를 참고로 설명한다.
도 4는 제1 플로팅 게이트(50)에 데이터를 기록하는 방법을 설명하기 위한 플래쉬 메모리의 개략적인 단면도이다.
먼저, 제1 플로팅 게이트(50)에 데이터를 기록하기 위한 바이어스(Bias) 조건으로 반도체 기판(10)과 제2 소스/드레인 영역(65)은 접지(ground) 시키며, 게이트 전극(30)과 제1 소스/드레인 영역(60)에는 데이터 기록 전압, 일 예로 2~5[V] 범위에서 동일한 양(+)전압을 인가한다. 여기서, 게이트 전극(30)과 제1 소스/드레인 영역(60)에 인가하는 전압은 열-전자(Hot-Electron)가 가장 잘 주입되는 전압으로 인가하면 되는데, 너무 큰 전압을 인가하게 되면 게이트 전극(30)에 인가된 전계가 제2 플로팅 게이트(55)에 영향을 미치게 되어 프로그램에 오류가 발생한다. 따라서, 본 실시예에서는 게이트 전극(30)과 제1 소스/드레인 영역(60)에 각각 5[V] 를 인가하는 것으로 예시한다.
위와 같은 바이어스 조건이 인가되면, 게이트 전압에 이끌린 전자가 반도체 기판(10) 표면에 반전층 채널을 형성한다. 따라서, 제2 소스/드레인 영역(65)에서 채널로 전자가 주입되고 주입된 전자는 제2 소스/드레인 영역(65)과 제1 소스/드레인 영역(60) 사이에 형성된 수평 전계에 의해 가속된다. 이 때, 수평 전계는 핀치-오프(Pinch-off)가 일어나는 영역에서부터 제1 소스/드레인 영역(60)의 경계면까지 급격히 증가하므로 전자도 이 부분을 통과하면서 충분히 가속되어 실리콘 기판의 전도대역과 게이트 산화막의 전도대역의 에너지 차이인 3.1[eV]이상의 에너지를 갖는다. 이렇게 3.1[eV]이상의 에너지를 갖는 전자 즉, 열-전자들은 제1 플로팅 게이트(50)에서 반도체 기판(10)으로 가해지는 수직 전계에 이끌려 게이트 산화막의 전도대역을 넘어 제1 플로팅 게이트(50)로 주입되게 된다. 주입된 전자들은 제1 플로팅 게이트(50)와 게이트 절연막(20) 및 커플링 유전막(40)의 에너지 밴드 차에 의해 형성된 전위 우물(Potential Well)에 갇히게 되어 인가한 바이어스를 제거하여도 제1 플로팅 게이트(50)에 남는다. 이때, 제1 플로팅 게이트(50)에 남은 열-전자는 A"로 표시된 제1 플로팅 게이트(50) 하부의 반도체 기판(10)에 채널(70)을 형성하는 전압인 문턱전압을 증가시킨다.
이 때, 제2 플로팅 게이트(55)에는 열-전자 주입이 일어나지 않으므로 데이터 기록이 되지 않는다.
한편, 제1 플로팅 게이트(50)에 데이터를 기록하는 방법으로 게이트 전극(30)에 일정 전압 범위 내에서 낮은 전압에서 높은 전압으로 상승시키며 데이터를 기록할 수 있다. 예를 들어, 2~5[V] 전압 범위에서 0.1~0.5[V]씩 전압을 증가시키면서 일정 시간 동안 데이터를 기록하면서 각 단계의 데이터 기록 문턱전압을 검출하여 기준 데이터 기록 문턱전압을 넘어가면 데이터 기록 동작을 종료시킨다.
도 5는 제1 플로팅 게이트(50)에 기록된 데이터를 소거시키는 방법을 설명하기 위한 플래쉬 메모리의 개략적인 단면도이다.
먼저, 제1 플로팅 게이트(50)에 기록된 데이터를 소거시키기 위한 바이어스(Bias) 조건으로 게이트 전극(30)에 부(-)의 데이터 소거 전압, 제1 소스/드레인 영역(60)에 양(+)의 데이터 소거 전압을 인가하고, 제2 소스/드레인 영역(65)과 반도체 기판(10)은 플로팅(floating)시킨다. 이때, 데이터 소거 전압은 5~15[V]로 하는 것이 바람직하다.
이렇게 하면, 제1 소스/드레인 영역(60)에서 제1 플로팅 게이트(50)를 거쳐 게이트 전극(30)으로 향하는 전계만 남고 나머지 전계는 소멸한다.
또한, 게이트 절연막(20)과 커플링 유전막(40)의 두께가 동일하게 형성되어 0.5의 커플링 비를 갖게 되어 제1 플로팅 게이트(50)와 제1 소스 및 드레인 영역(60)에 인가되는 전위차는 약 10[V]가 된다.
그러므로, 상술한 바이어스 조건에서는 제1 플로팅 게이트(50)에 주입된 전자들이 제1 소스/드레인 영역(60)에서 제1 플로팅 게이트(50)를 거쳐 게이트 전극(30)으로 향하는 전계에 의하여 다이랙트 터널링(Direct Tunneling)하여 제1 소스/드레인 영역(60)으로 빠져나가 데이터의 소거가 이루어진다. 이와 같이, 제1 소스/드레인 영역(60)으로 열-전자가 빠져나가면 B"로 표시한 제1 플로팅 게이트(50) 하부의 반도체 기판(10)에 채널(70)을 형성하는 전압인 문턱전압이 낮아진다.
이 때, 제2 플로팅 게이트(55)와 제2 소스/드레인 영역(65) 사이에는 전계가 형성되지 않기 때문에 제2 플로팅 게이트(55)의 소거는 이루어지지 않는다.
도 6은 제1 플로팅 게이트(50)에 기록되어 있거나 소거되어 있는 상태를 읽는 방법을 설명하기 위한 플래쉬 메모리의 개략적인 단면도이다.
제1 플로팅 게이트(50)의 상태를 읽어내기 위한 바이어스(Bias) 조건으로 게이트 전극(30)에 제1 데이터 읽기 전압, 일 예로 양(+)전압으로 약 0~5[V] 인가하고 제2 소스/드레인 영역(65)에 제2 데이터 읽기 전압, 일 예로 양(+)전압으로 1[V] 이하를 인가하며 제1 소스/드레인 영역(60)과 반도체 기판(10)은 모두 접지(ground) 시킨다. 여기서 제2 소스/드레인 영역(65)에 제2 데이터 읽기 전압으로 1[V] 이하의 양(+)전압을 인가하는 이유는 제2 소스/드레인 영역(65)에 높은 양(+)전압을 인가할 경우 제2 플로팅 게이트(55)에 열-전자가 주입될 수 있기 때문이다. 본 발명에서는 안정된 읽기 동작을 하기 위해 제2 소스/드레인 영역(65)에 0.5[V]의 양(+)전압을 인가한다.
먼저, 제1 플로팅 게이트(50)가 데이터 기록이 되어 있어 제1 플로팅게이트(50) 하부의 반도체 기판(10)의 문턱전압이 3[V]일 경우 제1 플로팅 게이트(50) 하부 이외의 게이트 영역에는 채널이 형성되어 있다. 그러나, 0.5의 커플링 비를 갖는 제1 플로팅 게이트(50)에는 1.5[V]의 전압만 인가된 상태이므로 제1 플로팅 게이트(50) 하부의 반도체 기판(10)에는 채널이 형성되지 않는다. 즉 C로 표시한 제1 플로팅 게이트(50) 하부의 반도체 기판(10) 표면에는 전위 장벽이 형성되어 제1 소스/드레인 영역(60)에서 전자들이 채널(70)에 주입되는 것을 방해하여 전류를 흐르지 않게 한다.
반면에, 제1 플로팅 게이트에 데이터가 소거되어 있어 제1 플로팅 게이트(50) 하부의 반도체 기판(10)의 문턱전압이 0[V]일 경우에는 제1 플로팅 게이트(50) 하부에도 채널이 형성되어 제1 소스/드레인 영역(60)의 전자들이 채널에 주입되어 전류가 흐른다.
또한, 멀티-레벨 비트(Multi-level bit) 기술 즉, 문턱전압을 0[V], 1.5[V], 3[V], 4.5[V]로 각각 00, 01, 10, 11의 상태로 인식하도록 하면 제1 플로팅 게이트(50) 하나만으로도 2bit 셀(cell)을 구현할 수 있다.
도 7은 제2 플로팅 게이트(55)에 데이터를 기록하는 방법을 설명하기 위한 플래쉬 메모리의 개략적인 단면도이다.
먼저, 제2 플로팅 게이트(55)에 데이터를 기록하기 위한 바이어스(Bias) 조건으로 반도체 기판(10)과 제1 소스/드레인 영역(60)은 접지(ground) 시키며, 게이트 전극(30)과 제2 소스/드레인 영역(65)에는 데이터 기록 전압, 일 예로 2~5[V] 범위에서 동일한 양(+)전압을 인가한다. 여기서, 게이트 전극(30)과 제2 소스/드레인 영역(65)에 인가하는 전압은 열-전자(Hot-Electron)가 가장 잘 주입되는 전압으로 인가하면 되는데, 너무 큰 전압을 인가하게 되면 게이트 전극(30)에 인가된 전계가 제1 플로팅 게이트(50)에 영향을 미치게 되어 프로그램에 오류가 발생한다. 따라서, 본 실시예에서는 게이트 전극(30)과 제2 소스/드레인 영역(65)에 각각 5[V] 를 인가하는 것으로 예시한다.
위와 같은 바이어스 조건이 인가되면, 게이트 전압에 이끌린 전자가 반도체 기판(10) 표면에 반전층 채널을 형성한다. 따라서, 제1 소스/드레인 영역(60)에서 채널로 전자가 주입되고 주입된 전자는 제1 소스/드레인 영역(60)과 제2 소스/드레인 영역(65) 사이에 형성된 수평 전계에 의해 가속된다. 이 때, 수평 전계는 핀치-오프(Pinch-off)가 일어나는 영역에서부터 제2 소스/드레인 영역(65)의 경계면까지 급격히 증가하므로 전자도 이 부분을 통과하면서 충분히 가속되어 실리콘 기판의 전도대역과 게이트 산화막의 전도대역의 에너지 차이인 3.1[eV] 이상의 에너지를 갖는다. 이렇게 3.1[eV]이상의 에너지를 갖는 전자 즉, 열-전자들은 제2 플로팅 게이트(55)에서 반도체 기판(10)으로 가해지는 수직 전계에 이끌려 게이트 산화막의 전도대역을 넘어 제2 플로팅 게이트(55)로 주입되게 된다.
주입된 전자들은 제2 플로팅 게이트(55)와 게이트 절연막(20) 및 커플링 유전막(40)의 에너지 밴드 차에 의해 형성된 전위 우물(Potential Well)에 갇히게 되어 인가한 바이어스를 제거하여도 제2 플로팅 게이트(55)에 남는다. 이때, 제2 플로팅 게이트(55)에 남은 열-전자는 D로 표시된 제2 플로팅 게이트(55) 하부의 반도체 기판(10)에 채널을 형성하는 전압인 문턱전압을 증가시킨다.
이 때, 제1 플로팅 게이트(50)에는 열-전자 주입이 일어나지 않으므로 프로그램되지 않는다.
한편, 제2 플로팅 게이트(55)를 데이터를 기록하는 방법으로 게이트 전극(30)에 일정 전압 범위 내에서 높은 전압을 인가시켜 순차적으로 프로그램 시킬 수 있다. 예를 들어, 2~5[V] 전압 범위에서 0.1~0.5[V]씩 전압을 증가시키면서 일정 시간 동안 데이터 기록하면서 각 단계의 데이터 기록 문턱전압을 검출하여 기준 데이터 기록 문턱전압을 넘어가면 프로그램 동작을 종료시킨다.
도 8은 제2 플로팅 게이트(55)에 기록된 데이터를 소거시키는 방법을 설명하기 위한 플래쉬 메모리의 개략적인 단면도이다.
먼저, 제2 플로팅 게이트(55)에 기록된 데이터를 소거시키기 위한 바이어스(Bias) 조건으로 게이트 전극(30)에 부의 데이터 소거 전압으로 -5~-15[V], 제2 소스/드레인 영역(65)에 양의 데이터 소거 전압으로 5~15[V]를 인가하고, 제1 소스/드레인 영역(60)과 반도체 기판(10)은 플로팅(floating)시킨다.
이렇게 하면, 제2 소스/드레인 영역(65)에서 제2 플로팅 게이트(55)를 거쳐 게이트 전극(30)으로 향하는 전계만 남고 나머지 전계는 소멸한다.
또한, 게이트 절연막(20)과 커플링 유전막(40)의 두께가 동일하게 형성되어 0.5의 커플링 비를 갖게 되어 제2 플로팅 게이트(55)와 제2 소스 및 드레인 영역(65)에 인가되는 전위차는 약 10[V]가 된다.
그러므로, 상술한 바이어스 조건에서는 제2 플로팅 게이트(55)에 주입된 전자들이 제2 소스/드레인 영역(65)에서 제2 플로팅 게이트(55)를 거쳐 게이트전극(30)으로 향하는 전계에 의하여 다이랙트 터널링(Direct Tunneling)하여 제2 소스/드레인 영역(65)으로 빠져나가 기록된 데이터가 소거된다. 이와 같이, 제2 소스/드레인 영역(65)으로 열-전자가 빠져나가면 E"로 표시한 제2 플로팅 게이트(55) 하부의 반도체 기판(10)에 채널(70)을 형성하는 전압인 문턱전압이 낮아진다.
이 때, 제1 플로팅 게이트(50)와 제1 소스/드레인 영역(60) 사이에는 전계가 형성되지 않기 때문에 제1 플로팅 게이트(50)의 소거는 이루어지지 않는다.
도 9는 제1 플로팅 게이트(50)에 데이터가 기록되어 있거나 소거되어 있는 상태를 읽는 방법을 설명하기 위한 플래쉬 메모리의 개략적인 단면도이다.
제2 플로팅 게이트(55)의 상태를 읽어내기 위한 바이어스(Bias) 조건으로 게이트 전극(30)에 양(+)전압으로 제1 데이터 읽기 전압, 일 예로 약 0~5[V] 인가하고 제1 소스/드레인 영역(60)에 양(+)전압으로 제2 데이터 읽기 전압, 일 예로 1[V] 이하를 인가하며 제2 소스/드레인 영역(65)과 반도체 기판(10)은 모두 접지(ground) 시킨다. 여기서 제1 소스/드레인 영역(60)에 1[V] 이하의 양(+)전압을 인가하는 이유는 제1 소스/드레인 영역(60)에 높은 양(+)전압을 인가할 경우 제1 플로팅 게이트(50)에 열-전자가 주입될 수 있기 때문이다. 본 발명에서는 안정된 읽기 동작을 하기 위해 제1 소스/드레인 영역(60)에 0.5[V]의 양(+)전압을 인가한다.
먼저, 제2 플로팅 게이트(55)가 데이터 기록이 되어 있어 제2 플로팅 게이트(55) 하부의 반도체 기판(10)의 문턱전압이 3[V]일 경우 제2 플로팅게이트(55) 하부 이외의 게이트 영역에는 채널이 형성되어 있다. 그러나, 0.5의 커플링 비를 갖는 제2 플로팅 게이트(55)에는 1.5[V]의 전압만 인가된 상태이므로 제2 플로팅 게이트(55) 하부의 반도체 기판(10)에는 채널이 형성되지 않는다. 즉 F로 표시한 제2 플로팅 게이트(55) 하부의 반도체 기판(10) 표면에는 전위 장벽이 형성되어 제2 소스/드레인 영역(65)에서 전자들이 채널에 주입되는 것을 방해하여 전류를 흐르지 않게 한다.
반면에, 제2 플로팅 게이트(55)에 데이터가 소거되어 있어 제2 플로팅 게이트(55) 하부의 반도체 기판(10)의 문턱전압이 0[V]일 경우에는 제2 플로팅 게이트(55) 하부에도 채널이 형성되어 제2 소스/드레인 영역(65)의 전자들이 채널에 주입되어 전류가 흐른다.
또한, 멀티-레벨 비트(Multi-level bit) 기술 즉, 문턱전압을 0[V], 1.5[V], 3[V], 4.5[V]로 각각 00, 01, 10, 11의 상태로 인식하도록 하면 제2 플로팅 게이트(55) 하나만으로도 2bit 셀(cell)을 구현할 수 있다.
도 10은 제1, 제2 플로팅 게이트(50, 55)에 기록된 데이터를 동시에 소거시키는 방법을 설명하기 위한 플래쉬 메모리의 개략적인 단면도이다.
먼저, 제2 플로팅 게이트(55)에 전자를 소거시키기 위한 바이어스(Bias) 조건으로 게이트 전극(30)에 부의 데이터 소거 전압으로 -5~-15[V], 제1 및 제2 소스/드레인 영역(60, 65)에 양의 데이터 소거 전압으로 5~15[V]를 인가하고, 반도체 기판(10)은 플로팅(floating)시킨다. 이렇게 하면, 제1 및 제2 소스/드레인 영역(60)과 제1 플로팅 게이트(50)를 거쳐 게이트 전극(30)으로 향하는 전계와 제2소스/드레인 영역(65)에서 제2 플로팅 게이트(55)를 거쳐 게이트 전극(30)으로 향하는 전계가 형성된다. 이때, 0.5의 커플링 비를 가지므로 제1, 제2 플로팅 게이트(50, 55)와 제1 및 제2 소스/드레인 영역(60, 65) 사이에 인가되는 전위차는 약 10[V] 정도이다.
그러므로, 상술한 바이어스 조건에서는 제1, 제2 플로팅 게이트(50, 55)에 주입된 전자들이 제1 및 제2 소스/드레인 영역(65)에서 제1, 제2 플로팅 게이트(50, 55)를 거쳐 게이트 전극(30)으로 향하는 전계에 의하여 다이랙트 터널링(Direct Tunneling)하여 제1 및 제2 소스/드레인 영역(60, 65)으로 빠져나가 데이터의 소거가 이루어진다. 이때 제1 및 제2 소스/드레인 영역(60, 65)으로 열-전자가 빠져나면 G"로 표시한 제1, 제2 플로팅 게이트(50, 55) 하부의 반도체 기판(10)에 채널을 형성하는 전압인 문턱전압이 감소한다. 즉, 제1, 제2 플로팅 게이트(50, 55)에 존재하는 전자들을 동시에 제거한다.
이와 같이 본 발명에 따르면 하나의 셀에 두 개의 플로팅 게이트를 형성하게 되어 셀의 면적을 증가시키지 않고서도 하나의 셀로 4비트를 구현할 수 있는 있게되어 고용량화 및 고집적화를 이룰 수 있다.

Claims (16)

  1. 반도체 기판,
    상기 반도체 기판 위에 부분적으로 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있는 게이트 전극,
    상기 게이트 전극의 양측면에 형성되어 있고 상기 반도체 기판의 일부분을 덮고 있는 커플링 유전막,
    상기 커플링 유전막 위와 측면에 스페이서 형태로 형성되어 있는 제1, 제2 플로팅 게이트,
    상기 제1, 제2 플로팅 게이트의 측면에 형성되어 있는 스페이서 및 반도체 기판에 형성되어 있으며 상기 게이트 전극을 사이에 두고 이격되어 있는 제1, 제2 소스 및 드레인 영역을 포함하는 플래쉬 메모리.
  2. 제1항에서,
    상기 제1, 제2 플로팅 게이트는 게이트전극의 높이와 동일하거나 낮게 형성되는 플래쉬 메모리.
  3. 제1항에서,
    상기 제1 소스 및 드레인 영역은 제1 플로팅 게이트의 일부분과 중첩되게 형성되는 플래쉬 메모리.
  4. 제1항에서,
    상기 제2 소스 및 드레인 영역은 제2 프로팅 게이트의 일부분과 중첩되게 형성되는 플래쉬 메모리.
  5. 제1항에서,
    상기 커플링 유전막과 터널링 산화막의 두께는 동일하게 형성되어 0.5의 커플링 비를 갖는 플래쉬 메모리.
  6. 플래쉬 메모리의 프로그램 방법에 있어서,
    반도체 기판 위에 부분적으로 형성되어 있는 게이트 절연막과, 상기 게이트 절연막 위에 형성되어 있는 게이트 전극과, 상기 게이트 전극의 측면에 형성되어 있는 제1, 제2 플로팅 게이트와, 상기 제1, 제2 플로팅 게이트와 반도체 기판 및 게이트 전극 사이에 형성된 커플링 유전막과, 상기 제1, 제2 플로팅 게이트 외측의 반도체 기판에 형성된 제1, 제2 소스 및 드레인 영역을 포함하며,
    상기 반도체 기판과 제2 소스 및 드레인 영역을 접지시키며, 상기 게이트 전극과 제1 소스 및 드레인 영역에 프로그램 전압을 인가하여 상기 제1 플로팅 게이트에 데이터를 기록하는 플래쉬 메모리의 프로그램 방법.
  7. 제6항에서,
    상기 반도체 기판과 제1 소스 및 드레인 영역을 접지시키며, 상기 게이트 전극과 제2 소스 및 드레인 영역에 데이터 기록 전압을 인가하여 상기 제2 플로팅 게이트에 데이터를 기록하는 플래쉬 메모리의 프로그램 방법.
  8. 제6항 또는 제7항에서,
    상기 게이트 전극에는 전압을 단계적으로 상승시키며 데이터 기록 전압을 인가하는 플래쉬 메모리의 프로그램 방법.
  9. 제6항 또는 제7항에서,
    상기 데이터 기록 전압은 2V 내지 5V 인 플래쉬 메모리의 프로그램 방법.
  10. 제6항에서,
    상기 반도체 기판과 제1 소스 및 드레인 영역을 플로팅 시키며, 상기 게이트 전극에 부의 데이터 소거 전압을 인가하며, 상기 제1 소스 및 드레인 영역에 양의 데이터 소거 전압을 인가하여 상기 제1 플로팅 게이트의 데이터를 소거하는 플래쉬 메모리의 프로그램 방법.
  11. 제6항에서,
    상기 반도체 기판과 제2 소스 및 드레인 영역을 플로팅 시키며, 상기 게이트 전극에 부의 데이터 소거 전압을 인가하며, 상기 제2 소스 및 드레인 영역에 양의데이터 소거 전압을 인가하여 상기 제2 플로팅 게이트의 데이터를 소거하는 플래쉬 메모리의 프로그램 방법.
  12. 제6항에서,
    상기 반도체 기판을 플로팅 시키며, 상기 게이트 전극에 부의 데이터 소거 전압을 인가하며 상기 제1, 2 소스 및 드레인 영역에 양의 데이터 소거 전압을 인가하여 상기 제1, 2 플로팅 게이트의 데이터를 동시에 소거하는 플래쉬 메모리의 프로그램 방법.
  13. 제10항 내지 제12항 중 어느 한 항에서,
    상기 데이터 소거 전압은 5V 내지 15V인 플래쉬 메모리의 프로그램 방법.
  14. 제6항에서, 상기 반도체 기판과 제1 소스 및 드레인 영역을 접지시키며, 상기 게이트 전극에 제1 데이터 읽기 전압을 인가하며 상기 제2 소스 및 드레인 영역에 제2 데이터 읽기 전압을 인가하여 상기 제1 플로팅 게이트의 데이터 상태를 읽는 플래쉬 메모리의 프로그램 방법.
  15. 제6항에서,
    상기 반도체 기판과 제2 소스 및 드레인 영역을 접지시키며, 상기 게이트 전극에 제1 데이터 읽기 전압을 인가하며 상기 제1 소스 및 드레인 영역에 제2 데이터 읽기 전압을 인가하여 상기 제2 플로팅 게이트의 데이터 상태를 읽는 플래쉬 메모리의 프로그램 방법.
  16. 제14항 또는 제15항에서,
    상기 제1 데이터 읽기 전압은 0V 내지 5V이며, 제2 데이터 읽기 전압은 1V 이하인 플래쉬 메모리의 프로그램 방법.
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