KR20040099985A - 다중 채널 디지털 ｐｗｍ신호 발생회로 - Google Patents

Abstract

본 발명은 평판 영상표시 장치에 관한 것으로서, 특히 평판 영상표시 장치의 데이터 라인 구동을 위하여 펄스 폭 변조(Pulse Width Modulation, 이하 PWM이라 함) 구동방식이 필요할 경우, PWM 방식 데이터 라인 구동 반도체 칩 제작을 위한 다중 채널 디지털 PWM 신호 발생회로에 관한 것이다.

본 발명에 따른 다중 채널 디지털 PWM 신호 발생회로는 m개의 다중 채널 PWM 신호 발생을 위하여 회로 전체에 한 개 또는 m개보다 적은 개수의 타이밍 제어 신호 발생부와, n-bit 넓이의 카운터와, 채널 개 수 만큼의 PWM 신호 발생부가 포함되고, 입력 신호로서는 각 채널에 데이터를 입력하기 위한 n-bit 넓이의 입력 데이터 신호와, 데이터 시프트 신호와, PWM 신호 발생 시작을 알리는 래치 인애블 신호와, 그리고 클락 신호를 가지며, 출력 신호로서는 각 채널마다 한 개의 PWM 출력 신호와, 입력 데이터 값을 내부 시프트 레지스터를 통하여 다음 단계의 다중 채널 PWM 신호발생회로의 데이터 입력으로 사용할 수 있는 출력 데이터 신호를 가지고 있는 것을 특징으로 한다.

Description

다중 채널 디지털 ＰＷＭ신호 발생회로{Digital Pulse Width Modulation Signal Production Circuit of Multichannel}

본 발명은 평판 영상표시 장치에 관한 것으로서, 특히 평판 영상표시 장치의 데이터 라인 구동을 위하여 펄스 폭 변조(Pulse Width Modulation, 이하 PWM이라 함) 구동방식이 필요할 경우, PWM 방식 데이터 라인 구동 반도체 칩 제작을 위한 다중 채널 디지털 PWM 신호 발생회로에 관한 것이다.

일반적으로 대부분의 평판 영상표시 장치들은 화소(pixel)의 행과 열의 배열로써 이루어져 있으며, 행 단위로 차례대로 영상신호를 표시하여 전체 화면의 영상을 표시한다.

상기와 같은 행 단위의 영상 즉, 한 개 스캔 라인의 화소들은 동시에 조절되는 것이 화소 당 신호 조절 시간(modulation time)을 많이 할당할 수 있기 때문에 선호되고 있다.

그리고, 상기 화소의 휘도를 조절하기 위한 방법으로는 화소의 밝기를 조절하는 신호의 진폭을 변조하여 빛을 내는 양을 조절하는 방법인 PAM(Pulse Amplitude Modulation, 펄스 진폭 변조)과, 화소들이 일정한 양을 발광하게 하면서 화소가 빛을 내는 시간의 폭을 조절하는 방법인 PWM(Pulse Width Modulation, 펄스 폭 변조)가 있다.

상기 PWM 방법을 사용할 경우, 한 개의 스캔 라인의 영상을 만들기 위해서 스캔 라인의 전부 또는 일부분의 화소들의 밝기를 조절하기 위한 PWM 신호들이 동시에 제공되어야 하는데, 이때 다중 채널 PWM 신호 발생회로가 필요하게 된다.

도 1은 종래 기술의 아날로그 방식의 PWM 신호 발생회로 블록도 이고, 도 2는 종래 기술의 아날로그 방식의 PWM 신호 발생회로의 타이밍도 이며, 도 3은 종래 기술의 아날로그 방식의 다중채널 PWM 신호 발생회로 블록도 이고, 도 4는 종래 기술의 디지털 방식의 PWM 신호 발생 회로 블록도 이며, 도 5는 종래 기술의 디지털 방식의 PWM 신호 발생 회로 타이밍도 이다.

상기 도 1에서 보여지는 바와 같은 종래 아날로그 방식의 PWM 신호 발생회로는 기준 전압 발생 회로(21), 적분회로(22), 비교기(23)로 구성되어 있다.

그리고, 도 3에서 보여지는 바와 같은 종래 아날로그 방식의 다중 채널PWM 신호 발생회로는 단일 채널 PWM 신호 발생 회로들이 병렬로 연결되어 있는 구조인데, 입력되는 신호가 아날로그 신호가 아닐 경우 DAC(Digital to Analog converter )를 통해서 디지털 신호를 아날로그 신호로 변환시켜야 한다.

상기 도 4에서 보여지는 바와 같은 종래 디지털 방식의 PWM 신호 발생회로는 타이밍 제어 신호 발생부(24), 카운터(25), 비교기(26), 버퍼 레지스터(27), PWM 신호 생성기(28)로 구성되어 있다.

그리고, 도 5에서 보여지는 바와 같은 종래 디지털 방식의 다채널PWM 신호 발생회로는 단일 채널 PWM 신호 발생회로가 병렬로 배치되어 구성된다.

상기와 같은 구성으로 이루어지는 종래 기술의 작용에 대해 설명하면 다음과 같다.

우선, 종래 PWM 신호를 발생시키는 방식으로는 도 1에서와 같은 아날로그 방식과, 도 4에서의 디지털 방식으로 분류된다.

상기 아날로그 방식으로 PWM 활성 신호 폭의 넓이를 조절하는 방법은 도 2의 신호 파형에 나타난 바와 같이, PWM 신호(23a)를 활성화시킨 후(예를 들어 1로 만든 후), 레퍼런스 전압 발생회로(21)를 통과한 입력 신호 전압 Vref(21a)와, 구형 펄스가 적분회로(22)를 통과하여 만들어진 신호인 시간에 비례하여 증가하는 톱니파 전압(22a)을 아날로그 방식으로 비교하고 있다가, 입력 신호 전압 Vref(21a)와 톱니파 전압(22a)이 같아지는 시점에 PWM 신호(23a)를 비 활성화시키는 (예를 들어0으로 만드는) 것이다.

그리고, 도 4와 도 5에서 보여지는 바와 같이 타이밍 제어 신호 발생부(24)는 클럭 신호(29a)를 입력받아 카운터(25)의 입력신호인 인에이블(enable,24a), 클리어(clear,24b) 신호를 발생하고, 카운터는 PWM 활성 신호 폭의 넓이를 조절하기 위하여 디지털 카운터 신호(25a)를 발생하고, 비교기(27)내에 입력된 데이터 값과 카운터의 값이 일치할 경우, PWM 신호 발생기(28)는 설정 값과 동일한 횟수의 클럭 시간만큼 PWM 신호를 생성한다.

상기와 같은 디지털 PWM 발생 방식은 카운터의 시간적 해상도에 따라 PWM 신호의 해상도가 결정되고 카운터의 해상도가 목표 해상도를 만족시킬 수 있으면 모든 회로를 디지털 구현할 수 있기 때문에 아날로그 PWM 발생회로에 비하여 경제적이고 정확성이 뛰어나다.

앞서, 도 3에서 살펴본 바와 같이 종래 기술에 따른 아날로그 방식의 다중 채널 PWM 발생회로는 입력 전압이 아날로그 신호가 아닐 경우는 디지털 입력 신호를 아날로그 신호로 변환하는 DAC(digital to analog convert)단계가 필요하여 하드웨어 복잡도가 증가하며, 아날로그 방식의 비교기의 구현은 다중 채널용 반도체 칩으로 구성할 때 비용이 디지털 방식보다 비싸지게 되는 문제점이 있다.

그리고, 도 4내지 도 5에서와 같은 종래 디지털 방식의 PWM 회로 또한, 평판 영상표시장치에서 PWM 방식으로 데이터 라인을 구동할 때의 특이점이라 할 수 있는, 모든 PWM 신호가 동시에 시작될 수 있다는 점과, PWM 신호가 발생되고 있는 도중에 다음 PWM 신호 데이터 값이 준비되어져야 한다는 점이 고려되지 않는 문제점을 갖는다.

따라서, 모든 PWM 신호가 동시에 시작되고, PWM 신호가 발생되고 있는 도중에도 다음 PWM 신호 데이터 값이 준비될 수 있도록 하는 다중채널 PWM 신호 발생회로가 제안되도록 하는 것이 무엇보다 시급하다.

본 발명은 상기와 같은 문제점을 해결하고자 제안된 것으로서, 본 발명의 목적은 평판 영상표시 장치에서 한 줄의 스캔 라인(scan line)의 영상을 구성하기 위하여, 한 줄의 스캔 라인 전부 또는 일부분을 PWM 방식으로 동시에 구동시켜야 할 경우, PWM 방식의 데이터 라인 구동 칩 제작을 위한 회로로 사용될 수 있고, 여러 채널의 PWM 발생부를 포함하여야 할 경우, 간단하게 구현될 수 있도록 하는 다중 채널 디지털 PWM신호 발생회로를 제공하는데 그 목적이 있다.

도 1은 종래 기술의 아날로그 방식의 PWM 신호 발생회로 블록도.

도 2는 종래 기술의 아날로그 방식의 PWM 신호 발생회로의 타이밍도.

도 3은 종래 기술의 아날로그 방식의 다중채널 PWM 신호 발생회로 블럭도.

도 4는 종래 기술의 디지털 방식의 PWM 신호 발생 회로 블럭도.

도 5는 종래 기술의 디지털 방식의 PWM 신호 발생 회로 타이밍도.

도 6은 본 발명의 다중 채널 디지털 PWM 신호 발생회로 블럭도.

도 7은 본 발명의 타이밍 제어 신호 발생부의 논리회로도.

도 8은 본 발명의 각 채널의 PWM 신호 발생부의 논리 블럭도.

도 9는 본 발명에서 사용되는 주요 신호들의 타이밍도.

도 10은 본 발명의 다중 채널 입출력 타이밍도.

*도면의 주요부분에 대한 부호의 설명*

21: 기준 전압 발생회로 21a: 기준전압

22: 적분회로 22a: 톱니파

23: 비교기 24: 타이밍 제어신호발생기

24a: 인에이블 신호 24b: 클리어 신호

25: 카운터 25a: 카운터 값

26: 버퍼 레지스터 27: 비교기

28: PWM 신호 발생부 29: 데이터 비교부

110: 타이밍 제어신호 발생부 111: 클리어 신호

112: 인애블 신호 113: 스타트 신호

114: 클럭 신호 120: 카운터

121: 카운터 출력값 130: PWM 신호 발생부

131: 입력 데이터 신호 131a: 출력 데이터 신호

131b: PWM 출력신호 132: 시프트 신호

133: 래치 인애블 신호 134: 입력 시프트 레지스터

135: 버퍼 레지스터 136: 비교기

136a: 매치 신호 137,139: DFF

138: 셋-리셋 플립플롭

상기의 목적을 달성하기 위한 본 발명에 따른 다중 채널 디지털 PWM 신호 발생회로는 m개의 다중 채널 PWM 신호 발생을 위하여 회로 전체에 한 개 또는 m개보다 적은 개수의 타이밍 제어 신호 발생부와, n-bit 넓이의 카운터와, 채널 개 수 만큼의 PWM 신호 발생부가 포함되고, 입력 신호로서는 각 채널에 데이터를 입력하기 위한 n-bit 넓이의 입력 데이터 신호와, 데이터 시프트 신호와, PWM 신호 발생 시작을 알리는 래치 인애블 신호와, 그리고 클락 신호를 가지며, 출력 신호로서는 각 채널마다 한 개의 PWM 출력 신호와, 입력 데이터 값을 내부 시프트 레지스터를 통하여 다음 단계의 다중 채널 PWM 신호발생회로의 데이터 입력으로 사용할 수 있는 출력 데이터 신호를 가지고 있는 것을 특징으로 한다.

이하, 본 발명에 따른 바람직한 실시 예를 첨부된 도면을 참조하여 자세히 설명하면 다음과 같다.

도 6은 본 발명의 다중 채널 디지털 PWM 신호 발생회로 블록도로서, 동 도면에서 보여지는 바와 같이, 본 발명에 따른 다중 채널 디지털 PWM 신호 발생회로는 전체적으로 한 개의 타이밍 신호 발생부(110)와, 한 개의 n-bit 카운터(120)와, 그리고 각 채널 당 한 개씩 여러 개의 PWM 신호 발생부(130)로 구성된다.

그리고, 입력 신호로는 n-bit 넓이의 입력 데이터 신호(131)과, 데이터 입력 클럭으로 사용되는 시프트 신호(132)와, PWM 신호 시작을 나타내는 래치 인애블 신호(133)와, 그리고 클럭 신호(114)가 있다.

또한, 출력 신호로는 각 채널마다 한 개씩 PWM 출력 신호들(131b)이 있고, 입력된 데이터들이 여러 단계의 시프트 레지스터를 거쳐 출력되는 출력 데이터 신호(131a)가 있다.

도 8은 본 발명의 각 채널의 PWM 신호 발생부(130)의 논리 블록도로서, 동 도면에서 보여지는 바와 같이 PWM 신호 발생부(130)에는 DFF(D flip-flop)으로 구성된 입력 시프트 레지스터(134)와, 래치(D type latch)로 구성된 버퍼 레지스터(135)가 있다.

그리고, 각 채널의 입력 시프트 레지스터(134)의 입력포트로부터 시작하여 상단 PWM 신호 발생부(130)에서 하단 PWM 신호 발생부(130)로 차례대로 연결되어 하나의 시프트 레지스터를 구성한다.

상기와 같은 본 발명의 작용에 대해 설명하면, 시프트 신호(150)의 상승 모서리 지점에서 입력 데이터들(131)은 상단 채널 입력 시프트 레지스터(134)로부터 하단 채널의 입력 시프트 레지스터(134)로 전달되어진다. 각 채널의 입력 시프트 레지스터(134)에 디지털 입력 신호가 입력된 후, 래치 인애블 신호(133)가 활성화되면, 입력 시프트 레지스터(134)로부터 버퍼 레지스터(135)로 데이터 값이 복사된다.

그리고, 상기 래치 인애블 신호(133)가 활성화되면 타이밍 제어신호 발생부(110)에 의하여 PWM 신호 시작을 위한 신호들이 차례대로 활성화된다.

도 7은 본 발명의 타이밍 제어 신호 발생부의 논리회로도이고, 도 9는 본 발명에서 사용되는 주요 신호들의 타이밍도 이다.

상기 도 7에서 보여지는 바와 같이 래치 인애블 신호(133)가 활성화되면, DFF1(115)과 DFF2(116)에 의하여 한 사이클 클럭 넓이의 클리어 신호(111)가 만들어진다.

그리고, 도 9에서 나타난 바와 같이 클리어 신호(111)는 카운터 값(121)을 클리어 시키는 것과 동시에 카운터를 인애블 시키는 신호(112)를 0으로 만들어 카운터(120)의 동작을 멈추게 한다.

그리고 나서, 다시 한 개의 클럭 사이클 뒤에 카운터(120)의 동작을 시작시키기 위하여 카운터 인애블 신호(112)를 1로 만든다.

이 때부터 매 클럭 사이클 상승 모서리 시점에서 카운터(120)의 값은 1씩 증가된다. 그리고, 다시 한 개의 사이클 뒤 PWM 신호를 시작시키기 위한 스타트신호(113)를 활성화시킨다.

상기에서와 같이 스타트 신호(113)를 한 사이클 늦게 발생시키는 이유는 PWM 신호 발생부(130)에서 매치 신호(136a)가 DFF(137)를 통하여 한 사이클 뒤에 셋-리셋플립플롭(set-reset flip-flop,138)으로 전달되기 때문이다.

그리고, 도 7에서 보여지는 바와 같이 PWM 신호 발생부(130)에는 셋-리셋 플립플롭(138)이 PWM 신호의 출력 값을 결정하게 한다. 클리어 신호(111)에 의하여 셋-리셋 플립플롭(138)의 값이 0으로 되고 스타트 신호(start signal,113)가 활성화 될 때, 셋-리셋 플립플롭(138)의 값은 1로 된다.

이때, 버퍼 레지스터(135)에 저장된 값과 카운터의 출력 값(121)은 비교기(136)에서 항상 비교되고 있다가 두 개의 값이 일치하면 매치 신호(136a)가 활성화되고, 셋-리셋 플립플롭(138)의 값을 다시 0으로 만든다. 카운터의 값은 0으로부터 시작하여 증가되므로 매치 신호가 활성화되는 시점은 스타트 신호(113)가 활성화된 시점부터 시작하여 버퍼 레지스터(135)에 저장된 디지털 값의 클럭 사이클만큼의 시간 뒤가 된다.

따라서, 각 채널의 버퍼 레지스터(135)에 원하는 디지털 값을 입력함으로써 입력한 디지털 값에 비례하는 길이의 PWM신호를 발생시킬 수 있게 된다.

예를 들어 상기 회로에서 8개의 채널을 가지고 있는 경우의 회로에 입력 신호 값을 0에서부터 5까지 차례대로 입력한 후, 래치 인애블 신호(133)를 활성화하였을 경우 각 채널에서 발생되는 PWM 신호 모양을 도 10에 나타내고 있다.

도 10은 본 발명의 다중 채널 입출력 타이밍도로서, 동 도면에서 보여지는바와 같이 PWM0 신호 발생부에는 데이터 입력 값이 0이므로 PWM 신호의 발생이 없다.

그리고, PWM1 신호 발생부에는 데이터 입력 값이 1이므로 한 개 사이클 시간동안 PWM 신호 값이 활성화된다. 또한, 모든 채널의 PWM 신호는 동시에 시작되고 끝나는 시점은 각 채널에 입력된 데이터 값에 의해 달라짐을 볼 수 있다.

본 발명은 평판 영상표시 장치에서 한 줄의 스캔 라인(scan line)의 영상을 구성하기 위하여, 한 줄의 스캔 라인 전부 또는 일부분을 PWM 방식으로 동시에 구동시켜야 할 경우, PWM 방식의 데이터 라인 구동 칩 제작을 위한 회로로 사용될 수 있고, 여러 채널의 PWM 발생부를 포함하여야 할 경우, 각 PWM 발생부마다 프로그래머블 카운터를 사용하는 방식에 비하여 동일한 기능을 수행하는 회로를 더욱 간단하게 구현함으로써 회로의 신뢰성을 높이게 되는 효과를 갖는다.

Claims (6)

1. m개의 다중 채널 PWM(펄스 폭 변조) 신호 발생을 위하여 회로 전체에 한 개 또는 m개보다 적은 개수의 타이밍 제어 신호 발생부와, n-bit 넓이의 카운터와, 채널 개 수 만큼의 PWM(펄스 폭 변조) 신호 발생부가 포함되고, 입력 신호로서는 각 채널에 데이터를 입력하기 위한 n-bit 넓이의 입력 데이터 신호와, 데이터 시프트 신호와, PWM(펄스 폭 변조) 신호 발생 시작을 알리는 래치 인애블 신호와, 그리고 클락 신호를 가지며, 출력 신호로서는 각 채널마다 한 개의 PWM 출력 신호와, 입력 데이터 값을 내부 시프트 레지스터를 통하여 다음 단계의 다중 채널 PWM(펄스 폭 변조) 신호발생회로의 데이터 입력으로 사용할 수 있는 출력 데이터 신호를 가지고 있는 것을 특징으로 하는 다중 채널 디지털 PWM 신호 발생회로.
2. 제 1항에 있어서,

   상기 각 채널의 PWM(펄스 폭 변조) 신호 발생부는 전체적으로 제공되는 클리어 신호에 의하여 PWM(펄스 폭 변조) 신호값이 0으로 클리어되고, 전체적으로 제공되는 스타트 신호에 의하여 PWM값이 1이 되어 PWM(펄스 폭 변조) 신호가 시작되고, 각 PWM(펄스 폭 변조) 신호 발생부에서는 버퍼 레지스터에 저장되어 있는 디지털 값과 전체적으로 제공되는 카운터 값을 비교하고 있다가 두 개의 값이 같을 때 PWM 값을 다시 0으로 만드는 것을 특징으로 하는 다중 채널 디지털 PWM 신호 발생회로.
3. 제 1항에 있어서,

   상기 m개 채널의 PWM(펄스 폭 변조) 신호 발생 회로를 위하여 m개 보다 작은 수의 타이밍 제어 회로부와 n-bit 넓이의 카운터를 사용하는 것을 특징으로 하는 다중 채널 디지털 PWM 신호 발생회로.
4. 제 1항에 있어서,

   상기 여러 개 채널의 PWM(펄스 폭 변조) 신호 발생부를 한 개 또는 여러 개 그룹으로 나누어 PWM(펄스 폭 변조) 신호를 동시에 시작시키거나 각 채널 PWM(펄스 폭 변조) 신호 발생부에 저장된 버퍼 레지스터의 데이터 값에 따라 각각 다르게 PWM 신호를 끝나게 하는 것을 특징으로 하는 다중 채널 디지털 PWM 신호 발생회로.
5. 제 1항에 있어서,

   상기 각 채널의 PWM(펄스 폭 변조) 신호 발생부에 디지털 데이터 값을 입력시키기 위하여 각 채널의 입력 시프트 레지스터를 캐스케이드(cascade) 형태로 연결하여 하나의 시프트 레지스터(shift register)를 형성하게 함으로써 한 개의 입력 데이터 포트에 입력 데이터 버스를 연결하고 시프트 신호의 동작만으로 모든 채널의 입력 시프트 레지스터에 데이터를 저장할 수 있도록 하고(직렬 입력 방식), 제일 마지막 단 채널의 입력 시프트 레지스터 출력이 데이터 출력포트에 연결되어 또 다른 다중 채널 PWM(펄스 폭 변조) 신호 발생회로의 입력으로 사용할 수 있도록 구성된 것을 특징으로 하는 다중 채널 디지털 PWM 신호 발생회로.
6. 제 1항에 있어서,

   상기 각 채널의 PWM(펄스 폭 변조) 신호 발생부에는 데이터 입력 시프트 레지스터와 데이터 버퍼 레지스터를 포함하고 있어 데이터 입력 시프트 레지스터에 새로운 데이터를 입력받는 동안에도 데이터 저장 버퍼 레지스터에 저장되어 있는 값을 사용하여 PWM(펄스 폭 변조) 신호 발생동작이 수행될 수 있는, 즉 데이터 입력과 PWM(펄스 폭 변조) 신호 발생 동작이 중첩될 수 있도록 하는 것을 특징으로 하는 다중 채널 디지털 PWM 신호 발생회로.