KR20040099619A - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 다결정실리콘층과 W층의 적층 게이트를 구비하고, 게이트전극간의 컨넥터나 상부와의 인터컨넥터를 구비하는 반도체소자에서 다결정실리콘 게이트전극을 먼저 형성하고, 소오스/드레인영역을 형성한 후에 평탄화하여 다결정실리콘 게이트전극의 상부를 노출시키고, 상기 다결정실리콘 게이트전극과 중첩되는 W층 게이트전극 패턴닝 공정시 게이트간 연결 컨텍터나 상부 연결 인터커넥터를 형성하였으므로, 상기의 컨텍터 및 인터커넥터를 활성영역 상에 형성할 수 있어 소자의 고집적화에 유리하고, 게이트전극의 단차를 감소시킬 수 있어 공정수율 및 소자의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 다결정실리콘층과 W을 게이트로 사용하는 모스 전계효과 트랜지스터(Metal Oxide SemiconductorField Effect Transistor; 이하 MOS FET라 칭함)를 형성하는 공정시 게이트간 연결이나 게이트 인터컨넥션을 소자분리 산화막 위에 형성하여 소자의 레이아웃 면적을 감소시켜 소자의 고집적화에 유리하고 공정이 간단하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
반도체소자가 고집적화되어 감에 따라 소자의 크기를 감소시키기 위하여 MOSFET의 게이트전극이나 소오스/드레인영역 및 이들과의 콘택등 공정 전반의 디자인 룰이 감소되고 있으나, 게이트전극의 폭과 전기저항은 비례 관계에 있어 폭이 N배 줄어들면 전기 저항이 N배 증가되어 반도체소자의 동작 속도를 떨어뜨리는 문제점이 있다. 따라서 게이트전극의 저항을 감소시키기 위하여 가장 안정적인 MOSFET 특성을 나타내는 폴리실리콘층/산화막 계면의 특성을 이용하여 폴리실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저 저항 게이트로서 사용하기도 한다.
또한 p 또는 n형 반도체기판에 n 또는 p형 불순물로 형성되는 pn 접합은 불순물을 반도체기판에 이온주입한 후, 열처리로 활성화시켜 확산영역을 형성한다. 따라서 채널의 폭이 감소된 반도체소자에서는 확산영역으로부터의 측면 확산에 의한 짧은채널효과(short channel effect)를 방지하기 위하여 접합깊이를 얕게 형성하여야 하며, 드레인으로의 전계 집중에 의한 접합 파괴 방지와 열전하효과에 의한 문턱전압 변화를 방지하기 위하여 소오스/드레인 영역을 저농도 불순물 영역을 갖는 LDD 구조로 형성하는 등의 방법이 사용된다.
도 1은 종래 기술에 따른 반도체소자의 레이아웃도이다.
먼저, 실리콘 웨이퍼 등의 반도체기판(10)상에 사각형상의 활성영역(12)을정의 하는 소자분리 산화막(14)이 형성되어있고, 상기 활성영역(12)을 가로지르는 게이트전극(16)들이 한방향으로 연장되어있다.
또한 상기 활성영역(12) 외부의 소자분리 산화막(14) 상부에는 상기 게이트전극(16)들의 단부를 연결시키는 컨넥터(18)가 형성되어있고, 다른 게이트전극(16)의 단부에는 인터컨넥터(20)가 연결되어있다.
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 게이트전극을 다결정실리콘층과 W층의 적층 게이트로서 게이트전극 패컨닝 후에 소오스/드레인 이온주입을 실시하여 소오스/드레인영역을 형성하므로, 상기의 컨넥터와 인컨넥터 형성시에 활성영역이 노출되어 손상될 수도 있으므로 활성영역 외곽의 별도의 공간인 소자분리 산화막상에 컨넥터와 인컨넥터를 형성하여야하므로 소자의 고집적화를 방해하는 문제점이 있다.
본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 다결정실리콘층과 W층의 적층 게이트에서 두층의 패턴닝 단계를 달리하여 게이트의 컨넥터나 인터 컨넥터를 활성영역 상에 바로 형성할 수 있도록하여 소자의 고집적화에 유리한 반도체소자의 제조방법을제공함에 있다.
도 1은 종래 기술에 따른 반도체소자의 레이아웃도.
도 2는 본 발명에 반도체소자의 레이아웃도.
도 3a 내지 도 3e는 반도체소자의 제조 공정도.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 30 : 반도체 기판 12, 32 : 활성영역
14, 34 : 소자분리 산화막 16, 36 : 게이트전극
18, 38 : 컨넥터 20, 40 : 인터컨넥터
31 : 게이트산화막 36-1 다결정실리콘층 게이트전극
39 : 컨넥터 콘택홀 41 : 인터컨넥터 콘택홀
42 : 절연 스페이서 44 : 소오스/드레인영역
46 : 제1층간절연막 48 : 제2층간절연막
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법의 특징은,
활성영역과 소자분리 영역을 구비하는 반도체기판상에 게이트산화막을 형성하는 공정과,
상기 게이트산화막상에 제1게이트전극을 형성하는 공정과,
상기 제1게이트전극의 측벽에 절연 스페이서를 형성하는 공정과,
상기 절연 스페이서 양측의 반도체기판에 소오스/드레인영역을 형성하는 공정과,
상기 구조의 전표면에 층간절연막을 형성하는 공정과,
상기 층간절연막을 평탄화하여 제1게이트전극의 상부를 노출시키는 공정과,
상기 제1게이트전극과 중첩되는 제2도전층 패턴으로된 제2게이트전극을 형성하되, 일측의 활성영역 상에 게이트간 연결 컨텍터나 상부 연결 인터커넥터을 함께 형성함에 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다.
도 2는 본 발명에 따른 반도체소자의 레이아웃도로서, 게이트 단부의 하나의 활성영역 부분만을 도시한 예이다.
먼저, 실리콘 웨이퍼등의 반도체기판(30)상에 직사각 형상의 활성영역(32)이 소자분리 산화막(34)에 의해 정의되어있으며, 상기 활성영역(32)을 가로지르는 방향으로 연장된 게이트전극(36)들이 배치되어있다. 여기서 상기 게이트전극(36)은 다결정실리콘층과 W층의 적층 구조로서 두층의 패턴닝이 서로 다르게 되어있고, 상기 일측 게이트전극(36)의 활성영역(32)상의 단부에는 게이트간을 연결시키는 컨넥터(38)가 형성되어있으며, 타측의 게이트전극(36)의 활성영역(32)상의 단부에는 인터컨넥터(40)가 형성되어있고, 각각의 일측에는 컨넥터 콘택홀(39)과 인터컨넥터 콘택홀(41)이 형성되어있다.
도 3a 내지 도 3e는 본 발명에 따른 반도체소자의 제조 공정도로서, 도 2에서의 선 Ⅰ-Ⅰ에 따른 단면이다.
먼저, 실리콘 웨이퍼등의 반도체기판(30)상에 소자분리 산화막(도시되지 않음)에 의해 정의되는 직사각 형상의 활성영역(32)을 정의하고, 상기 반도체기판(30)상에 게이트산화막(31)과 다결정실리콘 게이트전극(36-1)들을 형성한다. (도 3a 참조).
그다음 상기 게이트전극(36-1)들의 측벽에 절연 스페이서(42)를 형성한 후, 상기 게이트전극(36-1) 양측의 반도체기판(30)에 소오스/드레인영역(44)을 형성한다. (도 3b 참조).
그후, 상기 구조의 전표면에 제1층간절연막(46)을 도포한 후, 상기 게이트전극(36-1)이 노출될때까지 화학 기계적 연마(chemical mrchanical polishing; 이하 CMP라 칭함) 방법으로 상부를 평탄화 식각한다. (도 3c 참조).
그다음 상기 게이트전극(36-1)들을 연결하는 컨텍터(38)나 인터커넥터(40)를 형성하되, 상기 다결정실리콘층 게이트전극(36-1)과 중첩되는 W층 게이트전극 형성 공정시에 함께 형성하되, 활성영역 상에 형성한다. 이는 W층 게이트전극이 소오스/드레인영역 형성 후에 형성되므로 상기의 컨텍터(38)나 인터커넥터(40)를 굳이 소자분리 산화막상에 형성하지 않아도 된다. (도 3d 참조).
그후 상기 구조의 전표면에 제2층간절연막(48)을 형성하고, 콘택 영역으로예정되어있는 부분상의 제2층간절연막(48)을 제거하여 컨넥터 콘택홀(39)과 인터컨넥터 콘택홀(41)을 형성한다. (도 3e 참조).
상기에서 W층은 W실리사이드층일 수도 있으며, 상기 제1 및 제2층간절연막은 산화막 또는 질화막 재질이다.
상기한 바와같이 본 발명에 따른 반도체소자의 제조방법은 다결정실리콘층과 W층의 적층 게이트를 구비하고, 게이트전극간의 컨넥터나 상부와의 인터컨넥터를 구비하는 반도체소자에서 다결정실리콘 게이트전극을 먼저 형성하고, 소오스/드레인영역을 형성한 후에 평탄화하여 다결정실리콘 게이트전극의 상부를 노출시키고, 상기 다결정실리콘 게이트전극과 중첩되는 W층 게이트전극 패턴닝 공정시 게이트간 연결 컨텍터나 상부 연결 인터커넥터를 형성하였으므로, 상기의 컨텍터 및 인터커넥터를 활성영역 상에 형성할 수 있어 소자의 고집적화에 유리하고, 게이트전극의 단차를 감소시킬 수 있어 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (1)
- 활성영역과 소자분리 영역을 구비하는 반도체기판상에 게이트산화막을 형성하는 공정과,상기 게이트산화막상에 제1게이트전극을 형성하는 공정과,상기 제1게이트전극의 측벽에 절연 스페이서를 형성하는 공정과,상기 절연 스페이서 양측의 반도체기판에 소오스/드레인영역을 형성하는 공정과,상기 구조의 전표면에 층간절연막을 형성하는 공정과,상기 층간절연막을 평탄화하여 제1게이트전극의 상부를 노출시키는 공정과,상기 제1게이트전극과 중첩되는 제2도전층 패턴으로된 제2게이트전극을 형성하되, 일측의 활성영역 상에 게이트간 연결 컨텍터나 상부 연결 인터커넥터을 함께 형성하는 것을 특징으로하는 반도체소자의 제조방법.
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