KR20040097615A - Metal interconnection fabrication method for semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 보다 자세하게는 금속배선 형성 공정 중의 플러그 형성시 장벽 금속층의 콘택홀 모서리 부위에서의 오버행(overhang)부위를 플라즈마 처리로 제거하여 보이드 생성이 배제된 플러그를 형성하는 금속배선 형성 방법에 관한 것이다.The present invention relates to a method for forming a metal wiring of a semiconductor device, and more particularly, to eliminate voids by removing an overhang at the corner of a contact hole of a barrier metal layer during plasma formation by a plasma treatment. A metal wiring forming method for forming a plug.
이하 도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 각 공정별 단면도로서, 이를 설명하면 다음과 같다.1A to 1D are cross-sectional views of respective processes for explaining a method of forming metal wirings of a semiconductor device according to the prior art.
먼저, 도 1a에 도시된 바와 같이, 소정의 하부 구조물(도시안됨)이 형성된 실리콘 기판(1) 상에 상기 하부 구조물을 덮도록 두껍게 절연막(IMD(inter metal dielectic)/PMD(pre metal dielectic))층(2)을 증착한다.First, as shown in FIG. 1A, an insulating layer (IMD (inter metal dielectic) / PMD (pre metal dielectic)) is thickly formed on the silicon substrate 1 on which a predetermined lower structure (not shown) is formed. Layer 2 is deposited.
상기 절연막(2)의 일부분은 공지의 포토리소그라피 공정으로 식각해서, 상기 실리콘 기판의 소정 부분을 노출시키는 콘택홀(또는 비아홀)(3)을 형성한다.A portion of the insulating film 2 is etched by a known photolithography process to form a contact hole (or via hole) 3 exposing a predetermined portion of the silicon substrate.
그 다음, 도 1b에 도시된 바와 같이, 콘택홀(3)의 내면 및 절연막(2) 상에 장벽 금속막(4), 예컨데, Ti/TiN막을 균일한 두께로 증착한다. 그 다음 상기 콘택홀(3)이 완전히 매립되도록 텅스텐막(5)을 증착한다.Then, as shown in FIG. 1B, a barrier metal film 4, for example, a Ti / TiN film, is deposited on the inner surface of the contact hole 3 and the insulating film 2 with a uniform thickness. Then, a tungsten film 5 is deposited to completely fill the contact hole 3.
다음으로, 도 1c에 도시된 바와 같이, 장벽 금속막(4)이 노출될 때까지, 상기 텅스텐막을 에치백 또는 화학 기계적 연마에 의해 콘택 플러그(5a)를 형성한다. 다음으로 상기 콘택 플러그(5a) 및 장벽 금속막(4) 상에 알루미늄막(6)과 반사방지막(7), 예컨데, Ti/TiN막을 차례로 증착한다.Next, as shown in Fig. 1C, the contact plug 5a is formed by etching back the tungsten film or chemical mechanical polishing until the barrier metal film 4 is exposed. Next, on the contact plug 5a and the barrier metal film 4, an aluminum film 6 and an antireflection film 7, for example, a Ti / TiN film, are deposited in this order.
그리고 나서, 도 1d에 도시된 바와 같이, 공지된 포토리소그라피 공정을 이용하여 반사방지막(7), 알루미늄막(6) 및 장벽 금속막(4)을 패터닝 함으로써, 콘택 플러그(5a)를 갖는 알루미늄 배선(10)을 완성한다.Then, as shown in FIG. 1D, the aluminum wiring having the contact plug 5a by patterning the antireflection film 7, the aluminum film 6 and the barrier metal film 4 using a known photolithography process. Complete (10).
상기와 같은 공정은 다음과 같은 문제점이 있다.The above process has the following problems.
도 2와 같이 장벽 금속막(21)을 증착할 때 홀 입구 쪽에 오버행(22)이 생긴다.When the barrier metal film 21 is deposited as shown in FIG. 2, an overhang 22 is formed at the hole inlet side.
홀 저면부에는 소정 두께 이상의 장벽 금속막이 증착되어야 안정적인 콘택저항을 확보할 수 있다. 따라서, 높은 어스펙트 비(Aspect Ratio)를 갖는 콘택홀에서 적정한 콘택저항을 확보하기 위해서는 장벽 금속막의 증착 두께를 증가시키는 것이 필수적 요소이다.A barrier metal film of a predetermined thickness or more is deposited on the hole bottom portion to ensure stable contact resistance. Therefore, it is essential to increase the deposition thickness of the barrier metal film in order to secure an appropriate contact resistance in the contact hole having a high aspect ratio.
그러나, 소정 두께 이상의 두꺼운 장벽 금속막은 후속 금속배선 형성을 위한 금속 식각시 금속층의 식각 프로파일을 열화시키게 되며, 장벽 금속막의 오버행에 기인한 텅스텐 등의 금속으로 플러그를 형성시 도 3의 도면부호 31과 같이 키홀(key hole)이라 하는 보이드(void)를 형성하게 되어 후속 금속배선 형성 공정시 배선간의 단락을 포함한 전자 이동(Electro-Migration) 및 스트레스 이동(Stress-Migration) 등의 여러 가지 후속공정에서의 신뢰성을 저하시키게 된다.However, a thick barrier metal film having a predetermined thickness or more deteriorates the etching profile of the metal layer during the metal etching for the subsequent metal wiring formation, and when the plug is formed of a metal such as tungsten due to the overhang of the barrier metal film, As a result, a void called a key hole is formed, and in a subsequent process such as electro-migration and stress-migration including a short circuit between wirings in a subsequent metal wiring formation process. It lowers the reliability.
오버행이 없다 하여도, 어스펙트 비가 10:1이 넘는 좁고 깊은 홀 내부는 텅스텐의 스텝 커버리지(Step Coverage)가 낮아서 텅스텐을 잘 채워 넣기가 어렵다. 텅스텐이 채워지지 않는다면 금속배선의 단락이 발생하고 제조된 반도체 소자는 동작을 하지 않는다.Even in the absence of an overhang, the narrow, deep hole interior with an aspect ratio of more than 10: 1 has low step coverage of tungsten, making it difficult to fill tungsten well. If tungsten is not filled, a short circuit of the metal wiring occurs and the manufactured semiconductor device does not operate.
또한 텅스텐 화학 기계 연마(Chemical Mechanical Polishing : CMP)나 크리닝 후 보이드속에 케미컬을 포함한 수분이 흡습된다. 이 수분은 후속 공정(Metal Deposition, Pattern & Etch, Sinter)에서 아웃 개싱(Out Gassing)하여 금속배선을부식시켜 단락시키게 된다.In addition, moisture including chemicals is absorbed into the voids after tungsten chemical mechanical polishing (CMP) or cleaning. This moisture is out-gassed in subsequent processes (Metal Deposition, Pattern & Etch, Sinter) to corrode metal wires and short circuit.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 금속배선 형성 공정 중에서 장벽 금속층을 형성한 후에 플라즈마 처리를 진행하여 홀 입구에 있는 오버행을 제거하여 키홀 등의 보이드 생성이 억제된 콘택플러그를 홀내에 형성하므로써 금속배선 형성 공정시 전자 이동 및 스트레스 이동 등의 신뢰성을 향상시키는 금속배선 형성 방법을 제공함에 본 발명의 목적이 있다.Accordingly, the present invention is to solve the problems of the prior art as described above, after the formation of the barrier metal layer in the metal wiring forming process by performing a plasma treatment to remove the overhang at the hole inlet to suppress the generation of voids, such as key holes An object of the present invention is to provide a method for forming a metal wiring to improve the reliability of electron movement, stress movement, etc. during the metal wiring forming process by forming a contact plug in the hole.
도 1a 내지 도 1d는 종래기술에 의한 반도체 소자의 금속배선 형성 방법.1A to 1D are metal wiring forming methods of a semiconductor device according to the prior art.
도 2는 장벽 금속층 형성시에 오버행이 형성된 공정도.2 is a process diagram in which an overhang is formed when a barrier metal layer is formed.
도 3은 오버행에 의하여 보이드가 발생한 공정도.3 is a process chart in which voids are generated due to overhangs.
도 4는 플라즈마 처리에 의하여 오버행이 제거되는 공정도.4 is a process chart in which overhangs are removed by plasma treatment.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
21 : 장벽 금속층 22 : 오버행21 barrier metal layer 22 overhang
31 : 보이드 41 : 플라즈마 처리31: void 41: plasma treatment
본 발명의 상기 목적은 소정의 구조물이 형성된 반도체 기판 위에 층간 절연막을 증착하고 선택적 식각을 하여 접촉홀을 형성하는 단계; 상기 접촉홀을 포함한 상기 층간 절연막 상부 전면에 장벽 금속층을 증착하는 단계; 상기 장벽 금속층을 플라즈마 처리하는 단계 및 상기 장벽 금속층 상부 전면에 금속막을 증착하여 상기 접촉홀을 매입하는 단계를 포함하는 반도체 소자의 금속 배선층 형성 방법에 의해 달성된다.The above object of the present invention comprises the steps of depositing an interlayer insulating film on a semiconductor substrate on which a predetermined structure is formed and forming a contact hole by selective etching; Depositing a barrier metal layer on an entire upper surface of the interlayer insulating layer including the contact hole; Plasma processing the barrier metal layer and depositing a contact layer by depositing a metal film on the entire upper surface of the barrier metal layer to achieve the metal wiring layer forming method of a semiconductor device.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
도 4는 장벽 금속층을 형성한 후에 플라즈마 처리를 실시한 공정도이다.4 is a process chart in which plasma treatment is performed after the barrier metal layer is formed.
우선 소정의 구조물이 형성된 반도체 기판(도시안됨)에 층간절연층을 형성하고, 접촉홀을 형성하고, 장벽 금속층(21)을 형성한다.First, an interlayer insulating layer is formed on a semiconductor substrate (not shown) on which a predetermined structure is formed, a contact hole is formed, and a barrier metal layer 21 is formed.
반도체 기판 상에 형성된 소스, 드레인, 게이트를 포함하는 소자 전극과 금속 배선층과의 전기적 절연을 위한 층간 절연층으로서 PMD(pre-netal dielectric) 또는 하부 금속 배선층과 상부 금속 배선층과의 전기적 절연을 위한 층간 절연층으로서 IMD(inter-metal dielectric)를 형성한다. 그리고, PMD 또는 IMD의 층간 절연층을 형성한 다음 소자 전극 또는 하부 금속 배선층이 드러나도록 포토리쏘그래피 공정 등에 의해 선택적 식각하여 콘택홀 또는 비아홀의 접촉홀을 형성한다.An interlayer insulating layer for electrical insulation between a device electrode including a source, a drain, and a gate formed on a semiconductor substrate and a metal wiring layer, or an interlayer for electrical insulation between a lower metal wiring layer and an upper metal wiring layer. As an insulating layer, an inter-metal dielectric (IMD) is formed. Then, the interlayer insulating layer of the PMD or IMD is formed, and then selectively etched by a photolithography process to expose the device electrode or the lower metal wiring layer to form contact holes of the contact holes or the via holes.
불순물 확산영역 또는 하부배선이 상부에 형성된 실리콘 등의 반도체기판 상에 폴리실리콘, 실리사이드, 등의 도전성 물질 또는 불순물 확산영역과 상부배선간의 전기적 절연을 위한 산화막 등의 절연체로 절연층을 형성한 다음, 상기 절연층의 소정 부분을 포토리쏘그래피 방법으로 패터닝하여 기판의 불순물 확산영역 또는 하부배선층을 노출시키는 홀을 형성한다.An insulating layer is formed on a semiconductor substrate such as silicon having an impurity diffusion region or a lower interconnection formed therein with a conductive material such as polysilicon, silicide, or an insulator such as an oxide film for electrical insulation between the impurity diffusion region and the upper interconnection. A predetermined portion of the insulating layer is patterned by photolithography to form holes for exposing an impurity diffusion region or a lower wiring layer of the substrate.
그리고 접촉홀을 포함한 층간절연층 상부 전면에 Ti과 TiN을 좁고 깊은 접촉홀에 잘 채워넣기 위해 고안된 물리 기상 증착(physical vapor deposition : PVD) 또는 화학 기상 증착(Chemical Vapor Deposition : CVD) 등의 방법으로 증착하여 장벽 금속층(21)을 형성한다. 이때, 상기 장벽 금속층(21)은 이후 공정시 제거되는 두께를 고려하여 접촉홀의 하부면에 충분한 두께를 갖도록 형성한다.And physical vapor deposition (PVD) or chemical vapor deposition (CVD), which is designed to fill Ti and TiN in narrow and deep contact holes on the upper surface of the interlayer insulating layer including contact holes. The vapor deposition forms a barrier metal layer 21. At this time, the barrier metal layer 21 is formed to have a sufficient thickness on the lower surface of the contact hole in consideration of the thickness removed during the subsequent process.
이때, 접촉홀의 상부 모서리에 증착되는 장벽 금속층 부위는 증착특성 때문에 타부위보다 두껍게 형성되어 돌출된 형태의 오버행을 이루게 된다.At this time, the barrier metal layer portion deposited on the upper edge of the contact hole is formed thicker than the other portions because of the deposition characteristics to form an overhang of the protruding shape.
상기 장벽 금속층(21)에 별도의 식각마스크층 형성없이 플라즈마 처리(plasma treatment)(41)를 실시하여 접촉홀의 입구 모서리 부위의 오버행을 제거한다. 상기 플라즈마 처리는 상기 장벽 금속층(21) 증착 후에 진공 블레이크(Vacuum Break) 없이 진행한다.Plasma treatment 41 is performed on the barrier metal layer 21 without forming an etch mask layer to remove an overhang at an inlet edge of the contact hole. The plasma treatment proceeds without vacuum break after deposition of the barrier metal layer 21.
상기 플라즈마 처리에 의해 접촉홀 입구의 오버행을 스퍼터 에치(Sputter Etch)하여 제거한다The overhang at the inlet of the contact hole is removed by sputter etching by the plasma treatment.
상기와 같은 스퍼터 에치 공정으로 후속 금속 플러그 형성시 보이드 발생을 억제할 수 있다.The sputter etch process as described above can suppress the generation of voids during subsequent metal plug formation.
플라즈마에 의한 스퍼터 에치는 모서리진 부분에서 먼저 활발하게 일어나기 때문에 오버행 부위만 제거할 수 있다.The sputter etch caused by plasma occurs actively at the corners first, so only the overhang portion can be removed.
또한 플라즈마 처리(41)는 장벽 금속층의 표면 거칠기 정도를 증가시켜 표면적이 넓어지는 효과를 만들어 후속 금속 플러그 형성을 위한 금속막 증착시 상기 장벽 금속층에 도달한 기체들이 표면으로부터 활성화 에너지를 충분히 공급받을 수 있게 된다. 따라서 좁고 깊은 접촉홀 내부의 플러그의 스텝 커버리지를 향상시킬 수 있다.In addition, the plasma treatment 41 increases the surface roughness of the barrier metal layer, thereby making the surface area wider, so that gases reaching the barrier metal layer can be sufficiently supplied with activation energy from the surface during deposition of the metal film for subsequent metal plug formation. Will be. Therefore, the step coverage of the plug inside the narrow and deep contact hole can be improved.
상기 플라즈마 처리는 Ar, N2, H2, 또는 N2와 H2의 혼합 기체 중 어느 하나를 사용하여 실행한다.The plasma treatment is performed using any one of Ar, N 2 , H 2 , or a mixed gas of N 2 and H 2 .
상기와 같은 플라즈마 처리는 장벽 금속층 증착 장치내의 스퍼터 에치 챔버 또는 건식 식각 챔버에서 할 수 있다. 장벽 금속층(21)이 증착된 기판을 스퍼터 에치 챔버 또는 건식 식각 챔버로 이동하여 플라즈마 처리를 한다.Such plasma treatment may be performed in a sputter etch chamber or a dry etching chamber in a barrier metal layer deposition apparatus. The substrate on which the barrier metal layer 21 is deposited is moved to a sputter etch chamber or a dry etching chamber for plasma treatment.
상기 스퍼터 에치 챔버의 1차 파워, 즉 반도체 기판(Target)쪽에 걸리는 RF 파워는 10~200W 범위 내에서 사용하는 것이 바람직하다.Primary power of the sputter etch chamber, that is, RF power applied to the semiconductor substrate (Target) side is preferably used within the range of 10 ~ 200W.
2차 파워, 즉 챔버 벽에 걸리는 RF 파워는 10~300W 범위 내에서 사용하는 것이 바람직하다.Secondary power, ie RF power across the chamber wall, is preferably used within the range of 10-300W.
상기 1차 RF 파워의 진동수는 13.56MHz 또는 그의 정수배로 하는 것이 바람직하다.The frequency of the primary RF power is preferably 13.56 MHz or an integer multiple thereof.
상기 2차 RF 파워의 진동수는 400kHz 또는 그의 정수배로 하는 것이 바람직하다.The frequency of the secondary RF power is preferably 400 kHz or an integer multiple thereof.
상기 스퍼터 에치 챔버로 들어가는 가스는 아르곤(Ar)으로 유량은 3~30sccm으로 하는 것이 바람직하다.The gas entering the sputter etch chamber is argon (Ar), the flow rate is preferably set to 3 ~ 30sccm.
접촉홀 입구 모서리 부위에서 오버행 없이 완만한 기울기를 갖도록 형성된 장벽 금속층(21) 상에 접촉홀을 매립하도록 텅스텐 등의 금속막을 증착하고 화학 기계적 연마 또는 에치백에 의해 평탄화하여 금속 플러그를 형성한다.A metal film such as tungsten is deposited on the barrier metal layer 21 formed to have a gentle slope without overhang at the contact hole inlet edge portion and planarized by chemical mechanical polishing or etch back to form a metal plug.
상기 금속 플러그 형성을 위한 금속막의 일 예로 텅스텐을 증착할 때 SiF4, H2또는 WF6등의 가스를 흘리면서 화학기상증착 방법으로 접촉홀을 채운다. 따라서 증착되는 텅스텐은 접촉홀의 상부 모서리에서 돌출된 오버행이 제거되었으므로 접촉홀 내부에 키홀이라는 보이드 없이 접촉홀을 완전히 매립할 수 있다.As an example of the metal film for forming the metal plug, when the tungsten is deposited, a contact hole is filled by a chemical vapor deposition method while flowing a gas such as SiF 4 , H 2, or WF 6 . Therefore, the deposited tungsten has eliminated the overhang protruding from the upper edge of the contact hole, so that the contact hole can be completely filled without a void called a key hole inside the contact hole.
또한, 상기 금속 플러그의 평탄화시, 상기 장벽 금속층(21)을 정지점으로하여 금속막을 화학 기계적 연마 또는 에치백하여 평탄화하거나 상기 층간 절연층을 정지점으로 금속막을 화학 기계적 연마 또는 에치백하여 평탄화함으로써 금속 플러그를 형성한다.In addition, during the planarization of the metal plug, the barrier metal layer 21 may be planarized by chemical mechanical polishing or etch back using the barrier metal layer 21 as a stop point, or the planarized by chemical mechanical polishing or etchback of the metal film with the stop point of the interlayer insulating layer. Form a metal plug.
이후, 상기 절연막과 금속 플러그 상부 위에 금속 적층 구조를 형성하고 상기 금속 적층 구조를 패턴 및 식각하여 금속배선을 형성한다.Thereafter, a metal stacked structure is formed on the insulating film and the upper portion of the metal plug, and the metal stacked structure is patterned and etched to form metal wiring.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.It will be apparent that changes and modifications incorporating features of the invention will be readily apparent to those skilled in the art by the invention described in detail. It is intended that the scope of such modifications of the invention be within the scope of those of ordinary skill in the art including the features of the invention, and such modifications are considered to be within the scope of the claims of the invention.
따라서, 본 발명의 반도체 소자의 금속배선 형성 방법은 장벽 금속층 형성후에 플라즈마 처리 공정을 추가함으로써 오버행을 제거하여 보이드 발생을 억제할 수 있고, 장벽 금속층의 표면 거칠기 정도를 증가시켜 표면적이 넓어지는 효과를 만들어 좁고 깊은 홀 내부의 금속 플러그의 스텝 커버리지를 향상시켜 금속배선 형성 공정시 전자 이동 및 스트레스 이동 등의 신뢰성을 향상시키는 효과가 있다.Therefore, the metallization method of the semiconductor device of the present invention can suppress the generation of voids by removing the overhang by adding a plasma treatment process after the barrier metal layer is formed, and increases the surface roughness of the barrier metal layer to increase the surface area. By improving the step coverage of the metal plugs in the narrow and deep holes, there is an effect of improving the reliability such as electron movement and stress movement in the metal wiring formation process.
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Legal Events
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
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Payment date: 20110221 Year of fee payment: 6 |
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| LAPS | Lapse due to unpaid annual fee |