KR100883974B1 - Gap-fill Method for Semiconductor Device - Google Patents

Gap-fill Method for Semiconductor Device Download PDF

Info

Publication number
KR100883974B1
KR100883974B1 KR1020070046560A KR20070046560A KR100883974B1 KR 100883974 B1 KR100883974 B1 KR 100883974B1 KR 1020070046560 A KR1020070046560 A KR 1020070046560A KR 20070046560 A KR20070046560 A KR 20070046560A KR 100883974 B1 KR100883974 B1 KR 100883974B1
Authority
KR
South Korea
Prior art keywords
gap
filling
semiconductor device
mask pattern
filler
Prior art date
Application number
KR1020070046560A
Other languages
Korean (ko)
Other versions
KR20080100625A (en
Inventor
김영
Original Assignee
네스트 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 네스트 주식회사 filed Critical 네스트 주식회사
Priority to KR1020070046560A priority Critical patent/KR100883974B1/en
Priority to PCT/KR2008/002674 priority patent/WO2008140249A1/en
Publication of KR20080100625A publication Critical patent/KR20080100625A/en
Application granted granted Critical
Publication of KR100883974B1 publication Critical patent/KR100883974B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics

Abstract

본 발명은 초고집적 반도체 소자의 갭을 충전하는 방법에 관한 것으로서, 갭 내부에 충전물을 충전하는 제 1 단계; 및 상기 갭 내부의 충전물 내에 형성된 보이드의 최대 폭과 최대 깊이만큼 상기 충전물을 제거하는 제 2 단계를 기본 구성으로 하여, 보이드 없이 상기 갭이 충전될 때까지 상기 제 1 및 제 2 단계를 반복하는 것을 특징으로 하며, 미세 회로 선폭을 갖는 반도체 소자에서도 작은 사이즈의 갭도 보이드 없이 완벽히 충전할 수 있는 효과가 창출된다.The present invention relates to a method for filling a gap of an ultra-high density semiconductor device, comprising: a first step of filling a gap inside a gap; And repeating the first and second steps until the gap is filled without voids, based on the second configuration of removing the filler by the maximum width and the maximum depth of the voids formed in the filler within the gap. In addition, even in a semiconductor device having a fine circuit line width, a small gap can be completely filled without voids.

반도체, 갭, 보이드, 증착, 식각, CMP, STI, IMD, PMD Semiconductor, Gap, Void, Deposition, Etch, CMP, STI, IMD, PMD

Description

반도체 소자의 갭 충전 방법{Gap-fill Method for Semiconductor Device}Gap-fill Method for Semiconductor Device

도 1은 종래의 기술에 따른 반도체 소자의 갭 충전 방법을 설명하기 위한 공정 단면도.1 is a cross-sectional view for explaining a gap filling method of a semiconductor device according to the prior art.

도 2a 내지 도 2m은 본 발명에 따른 반도체 소자의 갭 충전 방법을 설명하기 위한 공정 단면도.2A to 2M are cross-sectional views illustrating a gap filling method of a semiconductor device according to the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

210: 실리콘 기판 220: 갭210: silicon substrate 220: gap

230,231,232: 옥사이드 241,242: 보이드230,231,232 oxide 241,242 void

250,251: 마스크 패턴250,251: mask pattern

본 발명은 반도체 제조 방법에 관한 것으로서, 보다 상세하게는 미세 회로 선폭을 갖는 반도체 소자에서의 갭 충전 방법에 관한 것이다.The present invention relates to a semiconductor manufacturing method, and more particularly, to a gap filling method in a semiconductor device having a fine circuit line width.

일반적으로 HDP CVD 장비는 STI (Shallow Trench Isolation), IMD (Intermetal Dielectric), PMD (Premetal Dielectric) 등의 갭(gap)을 충전하는데 사용되고 있는데, 반도체 소자의 초고집적화로 인하여 이와 같은 HDP CVD로도 충전할 수 없는 정도로 갭의 크기가 점차 작아지고 있는 추세이다.Generally, HDP CVD equipment is used to fill gaps such as shallow trench isolation (STI), intermetal dielectric (IMD), premetal dielectric (PMD), and the like. The gap size is gradually getting smaller.

현재, HDP CVD는 60nm 이상에서 세로/가로비(aspect ratio) 10:1을 갖는 갭을 충전할 수 있는 것으로 알려져 있다.Currently, HDP CVD is known to be able to fill gaps with an aspect ratio of 10: 1 above 60 nm.

종래의 HDP CVD 방법은, 도 1의 (a)-(e)에 도시된 바와 같이, 증착 과정과 식각 과정을 반복하여 갭을 충전하고 있는데, 매우 작은 회로선폭(Critical Dimension: CD)을 갖는 반도체 소자의 갭의 경우는 보이드(14)의 형성으로 인하여 완벽히 충전되지 못하는 문제가 있었다. In the conventional HDP CVD method, as shown in FIGS. 1A to 1E, the deposition process and the etching process are repeated to fill the gap, and the semiconductor having a very small critical dimension (CD) is formed. In the case of the gap of the device, there is a problem in that it is not completely filled due to the formation of the void (14).

부연하면, 미세 회로 선폭을 갖는 반도체 소자의 경우 고밀도 플라즈마(High Density Deposition: HDP) 화학기상증착(Chemical Vapor Deposition: CVD)을 이용한 갭 충전 시 도 1의 (e)에 도시된 바와 같이 갭(10)을 메우고 있는 충전물(12)의 내측에 보이드(14)가 생기게 되며, 그 보이드(14)는 반도체 소자의 성능에 심각한 악영향을 미치는 문제점이 있었다.In other words, in the case of a semiconductor device having a fine circuit line width, the gap 10 as shown in (e) of FIG. 1 during gap filling using high density plasma (HDP) chemical vapor deposition (CVD) is shown. The voids 14 are formed inside the filling 12 filling the voids, and the voids 14 have a problem that seriously affects the performance of the semiconductor device.

본 발명은 위와 같은 종래의 문제점을 해결하기 위한 것으로서, 그 목적은 미세 회로 선폭을 갖는 반도체 소자에서도 보이드 없이 갭을 완벽히 충전할 수 있는 방법을 제공하고자 하는 것이다.The present invention has been made to solve the above-mentioned conventional problems, and an object thereof is to provide a method for completely filling a gap without voids even in a semiconductor device having a fine circuit line width.

특히, 본 발명은 미세 회로 선폭을 갖는 반도체 소자에서 HDP CVD를 이용한 갭 충전 시 보이드 없이 완벽히 충전할 수 있는 방법을 제공하고자 하는 것이다.In particular, the present invention is to provide a method that can be completely filled without voids during gap filling using HDP CVD in a semiconductor device having a fine circuit line width.

이러한 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 갭 충전 방법의 제 1 안은, 갭 내부에 충전물을 충전하는 제 1 단계; 및 상기 갭 내부의 충전물 내에 형성된 보이드의 최대 폭과 최대 깊이만큼 상기 충전물을 제거하는 제 2 단계를 기본 구성으로 하여, 보이드 없이 상기 갭이 충전될 때까지 상기 제 1 및 제 2 단계를 반복하는 것을 특징으로 한다. In order to achieve this object, a first method of a gap filling method of a semiconductor device according to the present invention includes a first step of filling a filling inside a gap; And repeating the first and second steps until the gap is filled without voids, based on the second configuration of removing the filler by the maximum width and the maximum depth of the voids formed in the filler within the gap. It features.

상기 제 1 안에서, 상기 제 1 단계의 충전은 고밀도 플라즈마 화학기상증착 방법을 이용하는 것이 바람직하다. 상기 제 2 단계는 상기 충전물을 평탄화하는 단계; 상기 평탄화된 충전물 상에 상기 보이드의 최대폭이 드러나도록 마스크 패턴을 형성하는 단계; 및 상기 충전물을 식각하여 제거한 후 상기 마스크 패턴을 제거하는 단계를 포함하여 구성되며, 상기 평탄화는 화학기계적연마(CMP) 방법을 이용할 수 있다. 상기 갭은 STI (Shallow Trench Isolation), IMD (Intermetal Dielectric) 및 PMD (Premetal Dielectric) 중 하나를 위한 것일 수 있다.In the first, the first step of filling is preferably using a high density plasma chemical vapor deposition method. The second step comprises planarizing the filling; Forming a mask pattern on the planarized filling to reveal a maximum width of the void; And removing the mask pattern by etching the filler, and removing the mask pattern. The planarization may be performed using a chemical mechanical polishing (CMP) method. The gap may be for one of Shallow Trench Isolation (STI), Intermetal Dielectric (IMD) and Premetal Dielectric (PMD).

위와 같은 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 갭 충전 방법의 제 2 안은, 갭을 가진 대상체의 상부에 충전물을 증착하여 상기 갭을 충전하는 제 1 단계; 상기 대상체 상의 상기 충전물을 평탄화하는 제 2 단계; 상기 평탄화된 충전물 상에 상기 갭의 일부가 노출되도록 마스크 패턴을 형성하는 제 3 단 계; 상기 충전물을 식각하는 제 4 단계; 상기 마스크 패턴을 제거하는 제 5 단계; 및 상기 갭상의 상기 식각된 공간을 충전하는 제 6 단계를 포함하여 구성된다.In order to achieve the above object, a second method of a gap filling method of a semiconductor device according to the present invention includes: a first step of filling a gap by depositing a filler on an object having a gap; A second step of planarizing the filling on the object; Forming a mask pattern to expose a portion of the gap on the planarized filling; A fourth step of etching the filling; A fifth step of removing the mask pattern; And a sixth step of filling the etched space on the gap.

상기 제 2 안에서, 상기 제 2 단계 내지 상기 제 6 단계를 기본 과정으로 하여, 상기 기본 과정이 반복될 수 있으며, 이때 상기 마스크 패턴은 상기 기본 과정의 반복 횟수에 대응하여 상기 갭의 노출 정도가 점차 작아지도록 위치를 변경토록 한다. 예컨대, 상기 갭의 노출 정도가 상기 충전물의 내측에 형성된 보이드의 최대폭에 대응하도록 상기 마스크 패턴의 위치를 변경토록 한다. 따라서, 상기 기본 과정은 상기 보이드 없이 상기 갭이 충전될 때까지 반복 수행될 것이다. In the second, the basic process may be repeated using the second to sixth steps as a basic process, wherein the mask pattern is gradually exposed to the gap corresponding to the number of repetitions of the basic process. Change the position to make it smaller. For example, the position of the mask pattern may be changed so that the degree of exposure of the gap corresponds to the maximum width of the void formed inside the filling. Thus, the basic procedure will be repeated until the gap is filled without the voids.

상기 제 1 및 제 6 단계에서의 상기 충전은 고밀도 플라즈마 화학기상증착 방법을 이용할 수 있고, 상기 제 2 단계에서의 상기 평탄화는 화학기계적연마(CMP) 방법을 이용할 수 있다. 상기 갭은 STI (Shallow Trench Isolation), IMD (Intermetal Dielectric) 및 PMD (Premetal Dielectric) 중 하나를 위한 것일 수 있다.The filling in the first and sixth steps may use a high density plasma chemical vapor deposition method, and the planarization in the second step may use a chemical mechanical polishing (CMP) method. The gap may be for one of Shallow Trench Isolation (STI), Intermetal Dielectric (IMD) and Premetal Dielectric (PMD).

이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 당업자에게 자명하거나 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. First of all, in adding reference numerals to the components of each drawing, it should be noted that the same reference numerals are used as much as possible even if displayed on different drawings. In addition, in describing the present invention, when it is determined that the detailed description of the related well-known configuration or function is obvious to those skilled in the art or may obscure the gist of the present invention, the detailed description thereof will be omitted.

도 2a 내지 도 2m은 본 발명의 바람직한 실시예에 따른 반도체 소자의 갭 충 전 방법을 설명하는 공정 단면도이다.2A to 2M are cross-sectional views illustrating a gap filling method of a semiconductor device in accordance with a preferred embodiment of the present invention.

도 2a에 도시된 바와 같이, 예컨대 STI(Shallow Trench Isolation)를 위한 갭(220)이 형성된 실리콘 기판(210) 상에 갭 충전물로서의 옥사이드(Oxide)(230)를 형성한다. As shown in FIG. 2A, an oxide 230 as a gap fill is formed on the silicon substrate 210 where the gap 220 for shallow trench isolation (STI) is formed, for example.

본 실시예에서 상기 갭(220)은 STI를 위한 갭으로 정의하였으나, 이에 한정되지 않고 IMD(Intermetal Dielectric) 및 PMD(Premetal Dielectric)의 갭일 수 있다. 이 경우, 상기 충전물은 옥사이드가 아닌 도전성 충전물 또는 다른 절연성 충전물일 수 있다. 예컨대, 상기 STI의 갭인 경우 상기 충전물은 옥사이드이고, 상기 IMD 또는 상기 PMD의 갭인 경우 상기 충전물은 도전성 재질일 것이다. 또한, 상기 옥사이드(230)는 HDP CVD 방법으로 증착하여 형성하는 것을 일예로 설명하겠지만, 이에 한정되지 않고 상기 갭(220)을 충전할 수 있는 어떤 방법이라도 채용될 수 있을 것이다.In the present embodiment, the gap 220 is defined as a gap for the STI, but is not limited thereto and may be a gap between an intermetal dielectric (IMD) and a premetal dielectric (PMD). In this case, the filler may be a non-oxide conductive filler or other insulating filler. For example, when the gap is the STI, the filler is an oxide, and when the gap is the IMD or the PMD, the filler may be a conductive material. In addition, the oxide 230 will be formed by depositing by HDP CVD as an example, but the present invention is not limited thereto, and any method capable of filling the gap 220 may be employed.

도 2b에 도시된 바와 같이, HDP CVD 방법으로 상기 옥사이드(230)를 계속하여 증착하여 상기 갭(220)의 상부를 덮도록 한다. 이때, 상기 갭(220)내의 옥사이드(230)의 중앙부에는 1차 보이드(241)가 생기게 된다. 물론 상기 갭(220)의 크기에 따라 상기와 같은 보이드(241)가 생기지 않을 수도 있으나, 본 실시예는 상기 보이드(241)가 생겼을 경우를 전제로 한다.As shown in FIG. 2B, the oxide 230 is continuously deposited by the HDP CVD method so as to cover the top of the gap 220. At this time, the primary void 241 is formed in the central portion of the oxide 230 in the gap 220. Of course, although the void 241 as described above may not be generated depending on the size of the gap 220, the present embodiment assumes that the void 241 is formed.

도 2c에 도시된 바와 같이, 상기 옥사이드(230)의 상부면을 평탄화 한다. 상기 평탄화는 화학기계적연마(CMP) 방법을 일예로 설명하겠지만, 이에 한정되지 않고 상기 옥사이드(230)의 상부면을 평탄화 할 수 있는 어떤 방법이라도 채용될 수 있을 것이다.As shown in FIG. 2C, the top surface of the oxide 230 is planarized. The planarization will be described as a chemical mechanical polishing (CMP) method as an example, but the present invention is not limited thereto, and any method that can planarize the top surface of the oxide 230 may be employed.

도 2d에 도시된 바와 같이, 상기 옥사이드(230)의 평탄면상에 마스크 패턴(250)을 형성한다. 상기 마스크 패턴(250)은 상기 갭(220)의 상면 일부가 노출되도록 하되, 상기 노출 정도는 상기 1차 보이드(241)의 최대폭(W1)과 동일하거나 약간 크게 한다. 상기 마스크 패턴(250)은 포토레지스트 패턴으로 형성되나, 이에 한정되지 않고 상기 옥사이드(230)의 식각을 방어할 수 있는 어떤 재질의 패턴이라도 좋다. 예컨대, 상기 마스크 패턴은 하드 마스크 또는 포토레지스트로 구성될 수 있다.As shown in FIG. 2D, a mask pattern 250 is formed on the planar surface of the oxide 230. The mask pattern 250 exposes a portion of the upper surface of the gap 220, but the exposure degree is equal to or slightly larger than the maximum width W1 of the primary void 241. The mask pattern 250 is formed of a photoresist pattern, but is not limited thereto, and may be a pattern of any material that can protect the etching of the oxide 230. For example, the mask pattern may be formed of a hard mask or a photoresist.

도 2e에 도시된 바와 같이, 상기 마스크 패턴(250)을 식각 방어막으로 하여 상기 옥사이드(230)를 상기 1차 보이드(241)의 최대 깊이까지 식각한다. 상기 식각은 플라즈마 식각 방법을 이용하도록 한다. 도 2f에 도시된 바와 같이, 상기 식각 완료 후 상기 마스크 패턴(250)을 제거한다.As illustrated in FIG. 2E, the oxide 230 is etched to the maximum depth of the primary void 241 using the mask pattern 250 as an etch barrier. The etching may use a plasma etching method. As shown in FIG. 2F, the mask pattern 250 is removed after the etching is completed.

도 2g에 도시된 바와 같이, 상기 갭(220)의 상부가 덮일 때까지 상기 옥사이드(230) 상에 HDP CVD 방법으로 옥사이드(231)를 증착한다. 이때, 상기 1차 보이드(241) 보다는 작은 2차 보이드(242)가 생길 것이다.As shown in FIG. 2G, the oxide 231 is deposited on the oxide 230 by the HDP CVD method until the top of the gap 220 is covered. At this time, the secondary void 242 smaller than the primary void 241 will be generated.

도 2h에 도시된 바와 같이, 상술된 도 2c의 과정과 동일하게 상기 옥사이드(231)의 상면을 평탄화 한다.As shown in FIG. 2H, the top surface of the oxide 231 is planarized in the same manner as in FIG. 2C.

도 2i에 도시된 바와 같이, 상술된 도 2d의 과정과 유사하게 상기 옥사이드(231)의 평탄면 상에 마스크 패턴(251)을 형성한다. 상기 마스크 패턴(251)은 상기 갭(220)의 상부 일부가 노출되도록 하되, 상기 노출 정도는 상기 2차 보이 드(242)의 최대폭(W2)과 동일하거나 약간 크게 한다.As shown in FIG. 2I, a mask pattern 251 is formed on the planar surface of the oxide 231 similar to the process of FIG. 2D described above. The mask pattern 251 allows a portion of the upper portion of the gap 220 to be exposed, and the exposure degree is equal to or slightly larger than the maximum width W2 of the secondary void 242.

도 2j에 도시된 바와 같이, 상술된 도 2e의 과정과 동일하게 상기 마스크 패턴(251)을 식각 방어막으로 하여 상기 옥사이드(231)를 상기 2차 보이드(242)의 최대 깊이까지 식각한다.As illustrated in FIG. 2J, the oxide 231 is etched to the maximum depth of the secondary void 242 using the mask pattern 251 as an etch barrier in the same manner as the process of FIG. 2E.

도 2k에 도시된 바와 같이, 상술된 도 2f의 과정과 동일하게 상기 마스크 패턴(251)을 제거하고, 도 2l에 도시된 바와 같이 옥사이드(232)를 증착하여 상기 갭(220)을 완전히 충전한 후, 도 2m에 도시된 바와 같이 CMP 방법으로 상기 옥사이드(230,231,232)의 상부를 제거하여 상기 갭(220)내에 충전된 옥사이드만 남도록 한다. As shown in FIG. 2K, the mask pattern 251 is removed in the same manner as in FIG. 2F, and the oxide 232 is deposited as shown in FIG. 2L to completely fill the gap 220. Then, as shown in FIG. 2M, the upper portions of the oxides 230, 231, and 232 are removed by the CMP method so that only oxides filled in the gap 220 remain.

한편, 상기 도 2l의 과정에서 상기 갭(220)이 완전이 충전되지 않고 상기 1차 및 2차 보이드(241,242)외에 또 다른 3차 보이드(미도시) 생길 경우에는 그 보이드가 없어질 때까지 상기 도 2i 내지 도 2l의 과정을 반복하도록 한다.Meanwhile, in the process of FIG. 2L, when the gap 220 is not completely filled and other third voids (not shown) are formed in addition to the primary and secondary voids 241 and 242, the gaps are removed until the voids disappear. Repeat the process of Figures 2i to 2l.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되 는 것으로 해석되어야 할 것이다.The above description is merely illustrative of the technical idea of the present invention, and those skilled in the art to which the present invention pertains may make various modifications and changes without departing from the essential characteristics of the present invention. Therefore, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention but to describe the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. The protection scope of the present invention should be interpreted by the claims, and all technical ideas within the equivalent scope should be interpreted as being included in the scope of the present invention.

이상에서 설명한 바와 같이 본 발명에 의하면, 미세 회로 선폭을 갖는 반도체 소자에서 작은 사이즈의 갭도 보이드 없이 완벽히 충전할 수 있는 효과가 창출된다.As described above, according to the present invention, the effect that the small gap can be completely filled without voids in the semiconductor device having the fine circuit line width is created.

특히, 본 발명에 따르면 반복적인 증착-CMP-식각의 수행으로 식각이 가능한 한 10:1보다 높은 세로/가로비(aspect ratio)의 매우 작은 갭을 충전할 수 있다. 또한, 본 발명은 식각되어야 할 재질(옥사이드, 메탈 및 폴리 등)에 따라 다양한 종류의 식각 챔버에서 사용될 수 있다.In particular, according to the present invention, it is possible to fill very small gaps of aspect ratios as high as 10: 1 as much as possible by performing repeated deposition-CMP-etching. In addition, the present invention may be used in various kinds of etching chambers according to materials (oxides, metals, polys, etc.) to be etched.

Claims (17)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 갭을 가진 대상체의 상부에 충전물을 증착하여 상기 갭을 충전하는 제 1 단계;Filling the gap by depositing a filler over the object with a gap; 상기 대상체 상의 상기 충전물을 평탄화하는 제 2 단계;A second step of planarizing the filling on the object; 상기 평탄화된 충전물 상에 상기 갭의 일부가 노출되도록 마스크 패턴을 형성하는 제 3 단계; A third step of forming a mask pattern to expose a portion of the gap on the flattened filling; 상기 충전물을 식각하는 제 4 단계; A fourth step of etching the filling; 상기 마스크 패턴을 제거하는 제 5 단계; 및A fifth step of removing the mask pattern; And 상기 갭상의 상기 식각된 공간을 충전하는 제 6 단계를 포함하여 구성된 것을 특징으로 하는 반도체 소자의 갭 충전 방법.And a sixth step of filling the etched space on the gap. 제 6 항에 있어서,The method of claim 6, 상기 제 1 단계 내지 상기 제 6단계의 수행 후, 상기 제 2 단계 내지 상기 제 6 단계를 기본 과정으로 하여, 보이드 없이 상기 갭이 충전될 때까지 상기 기본 과정을 반복적으로 수행하는 것을 특징으로 하는 반도체 소자의 갭 충전 방법.After the first to sixth step, the second step to the sixth step as a basic process, it characterized in that the basic process is repeatedly performed until the gap is filled without voids Gap filling method of devices. 제 7 항에 있어서,The method of claim 7, wherein 상기 마스크 패턴은 상기 기본 과정의 반복 횟수에 대응하여 상기 갭의 노출 정도가 점차 작아지도록 위치된 것을 특징으로 하는 반도체 소자의 갭 충전 방법.The mask pattern is a gap filling method of the semiconductor device, characterized in that positioned so that the degree of exposure of the gap is gradually reduced corresponding to the number of repetitions of the basic process. 제 8 항에 있어서,The method of claim 8, 상기 갭의 노출 정도는 상기 보이드의 최대폭에 대응하는 것을 특징으로 하는 반도체 소자의 갭 충전 방법.And the degree of exposure of the gap corresponds to the maximum width of the void. 제 6 항에 있어서,The method of claim 6, 상기 마스크 패턴은 상기 충전물의 내측에 형성된 보이드의 최대폭 만큼 상기 충전물의 상면이 드러나도록 형성된 것을 특징으로 하는 반도체 소자의 갭 충전 방법.The mask pattern is a gap filling method of a semiconductor device, characterized in that the upper surface of the filler is formed so as to expose the maximum width of the void formed on the inside of the filler. 제 6 항에 있어서,The method of claim 6, 상기 제 1 및 제 6 단계의 상기 충전은 고밀도 플라즈마 화학기상증착 방법 을 이용하는 것을 특징으로 하는 반도체 소자의 갭 충전 방법.The filling of the first and sixth steps uses a high density plasma chemical vapor deposition method. 제 6 항에 있어서,The method of claim 6, 상기 제 2 단계의 상기 평탄화는 화학기계적연마(CMP) 방법을 이용하는 것을 특징으로 하는 반도체 소자의 갭 충전 방법.The planarization method of the second step is a gap filling method of a semiconductor device, characterized in that using the chemical mechanical polishing (CMP) method. 제 6 항에 있어서,The method of claim 6, 상기 갭은 STI(Shallow Trench Isolation), IMD(Intermetal Dielectric) 및 PMD(Premetal Dielectric) 중 하나의 갭인 것을 특징으로 하는 반도체 소자의 갭 충전 방법.The gap is a gap filling method of a semiconductor device, characterized in that one of the shallow trench isolation (STI), Intermetal Dielectric (IMD) and Premetal Dielectric (PMD). 제 13 항에 있어서,The method of claim 13, 상기 STI의 갭인 경우, 상기 충전물은 옥사이드인 것을 특징으로 하는 반도체 소자의 갭 충전 방법.The gap filling method of the semiconductor device, characterized in that the filling is oxide. 제 13 항에 있어서,The method of claim 13, 상기 IMD의 갭인 경우, 상기 충전물은 도전성 재질인 것을 특징으로 하는 반도체 소자의 갭 충전 방법.The gap filling method of the semiconductor device, characterized in that the filling material is a conductive material. 제 13 항에 있어서,The method of claim 13, 상기 PMD의 갭인 경우, 상기 충전물은 도전성 재질인 것을 특징으로 하는 반도체 소자의 갭 충전 방법.The gap filling method of the semiconductor device, characterized in that the filling material is a conductive material. 제 6 항에 있어서,The method of claim 6, 상기 마스크 패턴은 하드 마스크 또는 포토레지스트인 것을 특징으로 하는 반도체 소자의 갭 충전 방법.And the mask pattern is a hard mask or photoresist.
KR1020070046560A 2007-05-14 2007-05-14 Gap-fill Method for Semiconductor Device KR100883974B1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070046560A KR100883974B1 (en) 2007-05-14 2007-05-14 Gap-fill Method for Semiconductor Device
PCT/KR2008/002674 WO2008140249A1 (en) 2007-05-14 2008-05-14 Gap-fill method for semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070046560A KR100883974B1 (en) 2007-05-14 2007-05-14 Gap-fill Method for Semiconductor Device

Publications (2)

Publication Number Publication Date
KR20080100625A KR20080100625A (en) 2008-11-19
KR100883974B1 true KR100883974B1 (en) 2009-02-18

Family

ID=40002392

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070046560A KR100883974B1 (en) 2007-05-14 2007-05-14 Gap-fill Method for Semiconductor Device

Country Status (2)

Country Link
KR (1) KR100883974B1 (en)
WO (1) WO2008140249A1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040008340A (en) * 2002-07-18 2004-01-31 삼성전자주식회사 Method for filling gaps of semiconductor device
KR20040069763A (en) * 2003-01-30 2004-08-06 아남반도체 주식회사 Method of manufacturing semiconductor
KR20040087406A (en) * 2003-04-07 2004-10-14 아남반도체 주식회사 Fabricating method of semiconductor device
KR20040097615A (en) * 2003-05-12 2004-11-18 아남반도체 주식회사 Metal interconnection fabrication method for semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040008340A (en) * 2002-07-18 2004-01-31 삼성전자주식회사 Method for filling gaps of semiconductor device
KR20040069763A (en) * 2003-01-30 2004-08-06 아남반도체 주식회사 Method of manufacturing semiconductor
KR20040087406A (en) * 2003-04-07 2004-10-14 아남반도체 주식회사 Fabricating method of semiconductor device
KR20040097615A (en) * 2003-05-12 2004-11-18 아남반도체 주식회사 Metal interconnection fabrication method for semiconductor device

Also Published As

Publication number Publication date
KR20080100625A (en) 2008-11-19
WO2008140249A1 (en) 2008-11-20

Similar Documents

Publication Publication Date Title
CN108122738B (en) Semiconductor method and device
KR102403736B1 (en) Semiconductor device and method of manufacturing the same
US7947551B1 (en) Method of forming a shallow trench isolation structure
US7723818B2 (en) Semiconductor devices and methods of manufacture thereof
US10090327B2 (en) Semiconductor device and method for forming the same
CN112151608B (en) Semiconductor structure and forming method thereof
US8691661B2 (en) Trench with reduced silicon loss
US8685831B2 (en) Trenches with reduced silicon loss
US8178417B2 (en) Method of forming shallow trench isolation structures for integrated circuits
KR20090076743A (en) Method of forming fine patterns of semiconductor device
KR100883974B1 (en) Gap-fill Method for Semiconductor Device
KR100244493B1 (en) Method for fabricating isolation structure of semiconductor device
CN114496904A (en) Method for forming semiconductor structure
US9589831B2 (en) Mechanisms for forming radio frequency (RF) area of integrated circuit structure
KR20080100626A (en) Reverse gap-fill method for semiconductor device
KR20090071771A (en) Method for manufacturing isolation layer of semiconductor device
CN102479749B (en) Double-embedding structure and formation method thereof
KR101078720B1 (en) Method for forming isolation layer of semiconductor device
TWI664695B (en) Methods for forming isolation blocks of the semiconductor devices, semiconductor devices and methods for manufacturing the same
US7557039B2 (en) Method for fabricating contact hole of semiconductor device
KR100900230B1 (en) Method for forming isolation layer of semiconductor device
CN114582793A (en) Semiconductor structure preparation method and semiconductor structure
KR100578239B1 (en) Method of forming shallow trench isolation layer in semiconductor device
KR20050019616A (en) Method of fabricating a transistor having recessed channel in integrated circuit device and the transistor having recessed channel in integrated circuit device fabricated by the same
KR20060134320A (en) Trench isolation layer and method of fabricating the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee