KR20040095957A - Input buffer - Google Patents

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Abstract

PURPOSE: An input buffer is provided to control the delay of the output signal by controlling the power voltage applied to the buffer and the current due to the ground voltage, so the inverter used for the delay is unnecessary. CONSTITUTION: An input buffer includes a first level adjustment unit(311), a second level adjustment unit(312), a variable buffer(320) and a synchronization output terminal(330). The first level adjustment unit(311) applies the first control voltage having a plurality of levels. The second level adjustment unit(312) applies the second control voltage having a plurality of levels. The variable buffer(320) controls the amount of operational current by the first control voltage and controls the amount of operational current in response to the ground voltage by the second control voltage. The variable buffer(320) obtains the differential component of the reference voltage and the input voltage and outputs the buffer output signal having a logic step according to the code of the differential component. And, the synchronization output terminal(330) outputs by receiving the output signal of the variable buffer(320) and being synchronized.

Description

입력 버퍼{INPUT BUFFER}Input buffer {INPUT BUFFER}

본 발명은 입력 버퍼에 관한 것으로, 특히, 반도체 회로에 적용되고, 버퍼 후단에서 동기(synchronize)가 필요한 경우 버퍼 출력 신호를 밀거나 당기는 동작을 제공하는 입력 버퍼에 관한 것이다.The present invention relates to an input buffer, and more particularly, to an input buffer applied to a semiconductor circuit and providing an operation of pushing or pulling the buffer output signal when synchronization is required at the rear end of the buffer.

도 1은 종래의 입력 버퍼를 나타낸 회로도로서, 이러한 종래의 입력 버퍼는, 인에이블 신호(ENABLE)에 의해 활성화/비활성화되고, 기준 전압(REFERENCE)과 입력 전압(IN)의 차동 성분을 획득하며, 차동 성분의 양음에 따른 논리 단계를 갖는 버퍼 출력 신호를 출력하는 차동형 버퍼(110); 퓨즈에 의해 연결 개수가 조정되는 직력로 연결된 복수개의 인버터를 포함하고, 차동형 버퍼(110)의 출력 신호를 입력받아 지연시키는 딜레이 조정부(120); 및 딜레이 조정부(120)의 출력 신호(SYIN)를 입력받아 동기 클럭 신호(SYCLK)에 동기시켜 출력하는 동기 출력단(130)을 포함한다.1 is a circuit diagram illustrating a conventional input buffer, which is activated / deactivated by an enable signal ENABLE, obtains a differential component of a reference voltage REFERENCE and an input voltage IN, A differential buffer 110 for outputting a buffer output signal having a logic step according to the positive and negative of the differential component; A delay adjuster 120 including a plurality of inverters connected in series by the number of connections by a fuse and receiving and delaying an output signal of the differential buffer 110; And a synchronous output terminal 130 which receives the output signal SYN of the delay adjuster 120 and outputs the synchronous clock signal SYNCLK in synchronization.

상술한 종래의 입력 버퍼의 동작에 관하여 설명하면 다음과 같다.The operation of the conventional input buffer described above will be described below.

먼저, 제2 논리 단계(High)의 인에이블 신호(ENABLE)가 차동형 버퍼(110)로 입력되면, 제3 NMOS 트랜지스터(N3)가 턴온되고 제1 PMOS 트랜지스터(P1) 및 제4 PMOS 트랜지스터(P4)가 턴오프되어 차동형 버퍼(110)가 활성화된다. 이 때, 입력 전압(IN)으로 '기준 전압(REFERENCE)+A(여기서, A값은 SPEC에 따름)'를 인가하면 차동형 버퍼(110)의 출력 신호(BOUT)는 제2 논리 단계(High)가 되고, 입력 전압(IN)으로 '기준 전압(REFERENCE)-A(여기서, A값은 SPEC에 따름)'를 인가하면 차동형 버퍼(110)의 출력 신호(BOUT)는 제1 논리 단계(Low)가 된다. 그 후, 딜레이 조정부(120)는 차동형 버퍼(110)의 출력 신호(BOUT)를 지연시켜 출력 신호(SYIN) 및 동기 클럭 신호(SYCLK)의 셋업/홀드를 조절하게 된다(도 2).First, when the enable signal ENABLE of the second logic step High is input to the differential buffer 110, the third NMOS transistor N3 is turned on and the first PMOS transistor P1 and the fourth PMOS transistor P4. ) Is turned off to activate the differential buffer 110. At this time, when the reference voltage (REFERENCE) + A (where A value is according to SPEC) is applied to the input voltage IN, the output signal BOUT of the differential buffer 110 becomes the second logic step (High). When the reference voltage (REFERENCE) -A (where A value is according to SPEC) is applied to the input voltage IN, the output signal BOUT of the differential buffer 110 becomes the first logic step (Low). Becomes Thereafter, the delay adjuster 120 delays the output signal BOUT of the differential buffer 110 to adjust the setup / hold of the output signal SYN and the synchronous clock signal SYCLK (FIG. 2).

한편, 제1 논리 단계(Low)의 인에이블 신호(ENABLE)가 차동형 버퍼(110)로입력되면, 제3 NMOS 트랜지스터(N3)가 턴오프되고 제1 PMOS 트랜지스터(P1) 및 제4 PMOS 트랜지스터(P4)가 턴온되어 차동형 버퍼(110)가 비활성화되고, 이에 따라 입력 전압(IN) 값에 관계없이 차동형 버퍼(110)의 출력 신호(BOUT)는 제1 논리 단계(Low)를 유지한다.On the other hand, when the enable signal ENABLE of the first logic step Low is input to the differential buffer 110, the third NMOS transistor N3 is turned off and the first PMOS transistor P1 and the fourth PMOS transistor ( P4 is turned on to deactivate the differential buffer 110, and thus the output signal BOUT of the differential buffer 110 maintains the first logic step Low regardless of the input voltage IN value.

그러나, 상술한 종래의 입력 버퍼에 의하면, 도 2와 같은 셋업/홀드 타이밍을 유지하기 위하여 딜레이 조정부(120) 내에 복수개의 인버터(INV2~INV5)를 구비하고, 이러한 인버터(INV2~INV5)의 단수를 조정하나, 이러한 방식은 인버터(INV2~INV5)를 여러단 사용하므로 전류 소모가 증가하게 되고, 이에 따라 다른 구성요소에 나쁜 영향을 끼쳐 전체 동작을 방해하는 문제점이 있다.However, according to the conventional input buffer described above, in order to maintain the setup / hold timing as shown in FIG. 2, a plurality of inverters INV2 to INV5 are provided in the delay adjusting unit 120, and the number of stages of such inverters INV2 to INV5 is maintained. However, this method uses a plurality of inverters (INV2 ~ INV5) to increase the current consumption, thereby adversely affecting the other components, there is a problem that interferes with the overall operation.

상기 문제점을 해결하기 위하여 안출된 본 발명은, 버퍼에 인가되는 전원 전압 및 접지 전압에 의한 전류를 제어함으로써, 출력 신호의 지연을 조절하고, 이를 통하여 전류 소모를 줄이는 동시에 딜레이에 사용되는 인버터의 장착이 필요없게 되므로 레이아웃 면적이 감소하는 입력 버퍼를 제공하는데 그 목적이 있다.The present invention devised to solve the above problems, by controlling the current by the power supply voltage and the ground voltage applied to the buffer, to adjust the delay of the output signal, thereby reducing the current consumption while mounting the inverter used for the delay The purpose is to provide an input buffer in which the layout area is reduced since this is not necessary.

도 1은 종래의 입력 버퍼를 나타낸 회로도,1 is a circuit diagram showing a conventional input buffer,

도 2는 바람직한 출력 신호(SYIN) 및 동기 클럭 신호(SYCLK)의 셋업/홀드 타이밍을 나타낸 예시도,2 is an exemplary diagram showing setup / hold timing of a preferred output signal SYN and synchronous clock signal SYCLK;

도 3은 본 발명의 일 실시예에 의한 입력 버퍼를 나타낸 회로도,3 is a circuit diagram illustrating an input buffer according to an embodiment of the present invention;

도 4는 본 발명의 일 실시예에 의한 복수개의 레벨 조정부(311, 312)를 나타낸 회로도.4 is a circuit diagram illustrating a plurality of level adjusting units 311 and 312 according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

311 : 제1 레벨 조정부 312 : 제2 레벨 조정부311: first level adjusting unit 312: second level adjusting unit

320 : 가변 버퍼 330 : 동기 출력단320: variable buffer 330: synchronous output stage

상기 목적을 달성하기 위하여 본 발명의 입력 버퍼는, 복수개의 레벨을 갖는 제1 제어 전압을 인가하는 제1 레벨 조정부; 복수개의 레벨을 갖는 제2 제어 전압을 인가하는 제2 레벨 조정부; 상기 제1 제어 전압에 의해 전원 전압에 따른 동작전류량이 조절되고, 상기 제2 제어 전압에 의해 접지 전압에 따른 동작 전류량이 조절되며, 기준 전압과 입력 전압의 차동 성분을 획득하며, 상기 차동 성분의 부호에 따른 논리 단계를 갖는 버퍼 출력 신호를 출력하는 가변 버퍼; 및 상기 가변 버퍼의 출력 신호를 입력받아 동기 클럭 신호에 동기시켜 출력하는 동기 출력단을 포함한다.In order to achieve the above object, the input buffer of the present invention comprises: a first level adjusting unit for applying a first control voltage having a plurality of levels; A second level adjusting unit applying a second control voltage having a plurality of levels; The operating current amount according to the power supply voltage is adjusted by the first control voltage, the operating current amount according to the ground voltage is adjusted by the second control voltage, and obtains a differential component of a reference voltage and an input voltage, A variable buffer for outputting a buffer output signal having a logic step according to the sign; And a synchronous output terminal configured to receive an output signal of the variable buffer and output the synchronous clock signal in synchronization with the synchronous clock signal.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 3은 본 발명의 일 실시예에 의한 입력 버퍼를 나타낸 회로도로서, 이러한 본 발명의 입력 버퍼는, 제1 레벨 조정부(311), 제2 레벨 조정부(312), 가변 버퍼(320) 및 동기 출력단(330)을 포함한다.3 is a circuit diagram illustrating an input buffer according to an embodiment of the present invention. The input buffer of the present invention includes a first level adjusting unit 311, a second level adjusting unit 312, a variable buffer 320, and a synchronous output terminal. 330.

제1 레벨 조정부(311)는, 복수개의 레벨을 갖는 제1 제어 전압(PMOS CONTROL)을 후술하는 가변 버퍼(320)로 인가하는 역할을 한다.The first level adjusting unit 311 applies a first control voltage PMOS CONTROL having a plurality of levels to the variable buffer 320 to be described later.

또한, 제2 레벨 조정부(312)는, 복수개의 레벨을 갖는 제2 제어 전압(NMOS CONTROL)을 후술하는 가변 버퍼(320)로 인가하는 역할을 한다.In addition, the second level adjusting unit 312 serves to apply the second control voltage NMOS CONTROL having a plurality of levels to the variable buffer 320 to be described later.

한편, 가변 버퍼(320)는, 상기 제1 레벨 조정부(311)의 상기 제1 제어 전압에 의해 전원 전압(VCC)에 따른 동작 전류량이 조절되고, 상기 제2 레벨 조정부(312)의 상기 제2 제어 전압에 의해 접지 전압(VSS)에 따른 동작 전류량이 조절되며, 인에이블 신호(ENABLE)에 의해 활성화/비활성화되고, 기준전압(REFERENCE)과 입력 전압(IN)의 차동 성분을 획득하며, 상기 차동 성분의 부호에 따른 논리 단계를 갖는 버퍼 출력 신호(SYIN)를 출력하는 역할을 한다. 여기서, 상기 가변 버퍼(320)에 관하여 상세히 설명하면 다음과 같다.On the other hand, in the variable buffer 320, the amount of operating current according to the power supply voltage VCC is adjusted by the first control voltage of the first level adjusting unit 311, and the second level of the second level adjusting unit 312 is adjusted. The amount of operating current according to the ground voltage VSS is controlled by the control voltage, and is activated / deactivated by the enable signal ENABLE to obtain a differential component of a reference voltage and an input voltage IN, and the differential It serves to output a buffer output signal SYN having a logic step according to the sign of the component. Here, the variable buffer 320 will be described in detail as follows.

상기 가변 버퍼(320) 내에 장착된 PMOS 트랜지스터(P5)는, 소스 단자가 상기 전원 전압(VCC)에 연결되고, 게이트 단자로 상기 제1 제어 전압(PMOS CONTROL)을 인가받으며, 상기 제1 제어 전압(PMOS CONTROL)의 제어에 따라 소스 드레인간 전류량을 조정하여 이를 상기 가변 버퍼(320)의 동작 전류로 제공하는 역할을 한다.In the PMOS transistor P5 mounted in the variable buffer 320, a source terminal is connected to the power supply voltage VCC, the first control voltage PMOS CONTROL is applied to a gate terminal, and the first control voltage is applied. It adjusts the amount of current between the source and drain according to the control of the (PMOS CONTROL) and provides this as the operating current of the variable buffer 320.

또한, 상기 가변 버퍼(320) 내에 장착된 NMOS 트랜지스터(N4)는, 소스 단자가 상기 접지 전압(VCC) 측에 연결되고, 게이트 단자로 상기 제2 제어 전압(NMOS CONTROL)을 인가받으며, 상기 제2 제어 전압(NMOS CONTROL)의 제어에 따라 소스 드레인간 전류량을 조정하여 이를 상기 가변 버퍼(320)의 동작 전류로 제공하는 역할을 한다.In addition, in the NMOS transistor N4 mounted in the variable buffer 320, a source terminal is connected to the ground voltage VCC side, and a second control voltage NMOS CONTROL is applied to a gate terminal. 2 controls the amount of current between the source and drain according to the control of the control voltage (NMOS CONTROL) to provide this as the operating current of the variable buffer (320).

또한, 동기 출력단(330)은, 상기 가변 버퍼(320)의 출력 신호(SYIN)를 입력받아 동기 클럭 신호(SYCLK)에 동기시켜 출력하는 역할을 한다.In addition, the synchronous output terminal 330 receives the output signal SYN of the variable buffer 320 and synchronizes with the synchronous clock signal SYCLK to output the synchronous clock signal.

도 4는 본 발명의 일 실시예에 의한 복수개의 레벨 조정부(311, 312)를 나타낸 회로도로서, 이에 관하여 설명하면 다음과 같다.4 is a circuit diagram illustrating a plurality of level adjusting units 311 and 312 according to an embodiment of the present invention.

복수개의 저항(411~414)은, 전원 전압(VCC)과 접지 전압(VSS)사이에 직렬로 연결되어 전압 분배를 위한 저항값을 제공하는 역할을 한다.The plurality of resistors 411 to 414 are connected in series between the power supply voltage VCC and the ground voltage VSS to provide resistance values for voltage distribution.

또한, 복수개의 퓨즈(421~423)는, 상기 복수개의 저항(411~414)에 각각 병렬로 연결되어 상기 복수개의 저항(411~414)에 전류를 도통/차단시키는 역할을 한다.In addition, the plurality of fuses 421 to 423 are connected to each of the plurality of resistors 411 to 414 in parallel to serve to conduct / block a current to the plurality of resistors 411 to 414.

상술한 본 발명의 입력 버퍼의 동작에 관하여 설명하면 다음과 같다.Referring to the operation of the input buffer of the present invention described above is as follows.

먼저, 제2 논리 단계(High)의 인에이블 신호(ENABLE)가 가변 버퍼(320)로 입력되면, 제3 NMOS 트랜지스터(N3)가 턴온되고 제1 PMOS 트랜지스터(P1) 및 제4 PMOS 트랜지스터(P4)가 턴오프되어 가변 버퍼(320)가 활성화된다. 이 때, 입력 전압(IN)으로 '기준 전압(REFERENCE)+A(여기서, A값은 SPEC에 따름)'를 인가하면 가변 버퍼(320)의 출력 신호(SYIN)는 제2 논리 단계(High)가 되고, 입력 전압(IN)으로 '기준 전압(REFERENCE)-A(여기서, A값은 SPEC에 따름)'를 인가하면 가변 버퍼(320)의 출력 신호(SYIN)는 제1 논리 단계(Low)가 된다. 여기서, 제1 제어 전압에 의해 PMOS 트랜지스터(P5)의 게이트 바이어스가 조정됨으로써 전원 전압(VCC)에 따른 동작 전류량이 조절되고, 제2 레벨 조정부(312)의 제2 제어 전압에 의해 NMOS 트랜지스터(N4)의 게이트 바이어스가 조정됨으로써 접지 전압(VSS)에 따른 동작 전류량이 조절된다. 이 때, 출력 신호(SYIN)를 지연시킬 필요가 있을 때에는 제1 제어 전압의 레벨을 높이고, 제2 제어 전압의 레벨을 낮추면 되고, 반대로 응답 속도를 높이려면 제1 제어 전압의 레벨을 낮추고, 제2 제어 전압의 레벨을 높이면 된다.First, when the enable signal ENABLE of the second logic step High is input to the variable buffer 320, the third NMOS transistor N3 is turned on and the first PMOS transistor P1 and the fourth PMOS transistor P4. ) Is turned off to activate the variable buffer 320. At this time, if 'REFERENCE + A (where A value is according to SPEC)' is applied to the input voltage IN, the output signal SYN of the variable buffer 320 is the second logic step High. When the reference voltage (REFERENCE) -A (where A value is according to SPEC) is applied to the input voltage IN, the output signal SYN of the variable buffer 320 is the first logic step Low. Becomes Here, the gate bias of the PMOS transistor P5 is adjusted by the first control voltage, so that the amount of operating current according to the power supply voltage VCC is adjusted, and the NMOS transistor N4 is controlled by the second control voltage of the second level adjuster 312. ), The amount of operating current according to the ground voltage VSS is adjusted by adjusting the gate bias. At this time, when it is necessary to delay the output signal SYIN, the level of the first control voltage may be increased, and the level of the second control voltage may be lowered. 2 Increase the level of the control voltage.

한편, 제1 논리 단계(Low)의 인에이블 신호(ENABLE)가 가변 버퍼(320)로 입력되면, 제3 NMOS 트랜지스터(N3)가 턴오프되고 제1 PMOS 트랜지스터(P1) 및 제4 PMOS 트랜지스터(P4)가 턴온되어 가변 버퍼(320)가 비활성화되고, 이에 따라 입력전압(IN) 값에 관계없이 가변 버퍼(320)의 출력 신호(SYIN)는 제1 논리 단계(Low)를 유지한다.On the other hand, when the enable signal ENABLE of the first logic step Low is input to the variable buffer 320, the third NMOS transistor N3 is turned off and the first PMOS transistor P1 and the fourth PMOS transistor ( P4 is turned on to deactivate the variable buffer 320, so that the output signal SYN of the variable buffer 320 maintains the first logic step Low regardless of the input voltage IN value.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.The present invention described above is capable of various substitutions, modifications, and changes without departing from the technical spirit of the present invention for those skilled in the art to which the present invention pertains. It is not limited to the drawings shown.

본 발명은 버퍼에 인가되는 전원 전압 및 접지 전압에 의한 전류를 제어함으로써, 출력 신호의 지연을 조절하고, 이를 통하여 전류 소모를 줄이는 동시에 딜레이에 사용되는 인버터의 장착이 필요없게 되므로 레이아웃 면적이 감소하는 장점이 있다.The present invention adjusts the current by the power supply voltage and the ground voltage applied to the buffer, thereby controlling the delay of the output signal, thereby reducing the current consumption and eliminating the need for mounting an inverter used for the delay, thereby reducing the layout area. There is an advantage.

Claims (4)

복수개의 레벨을 갖는 제1 제어 전압을 인가하는 제1 레벨 조정부;A first level adjusting unit applying a first control voltage having a plurality of levels; 복수개의 레벨을 갖는 제2 제어 전압을 인가하는 제2 레벨 조정부;A second level adjusting unit applying a second control voltage having a plurality of levels; 상기 제1 제어 전압에 의해 전원 전압에 따른 동작 전류량이 조절되고, 상기 제2 제어 전압에 의해 접지 전압에 따른 동작 전류량이 조절되며, 기준 전압과 입력 전압의 차동 성분을 획득하며, 상기 차동 성분의 부호에 따른 논리 단계를 갖는 버퍼 출력 신호를 출력하는 가변 버퍼; 및The amount of operating current according to the power supply voltage is adjusted by the first control voltage, the amount of operating current according to the ground voltage is adjusted by the second control voltage, to obtain a differential component of a reference voltage and an input voltage, A variable buffer for outputting a buffer output signal having a logic step according to the sign; And 상기 가변 버퍼의 출력 신호를 입력받아 동기 클럭 신호에 동기시켜 출력하는 동기 출력단A synchronous output terminal for receiving an output signal of the variable buffer and outputting the synchronous clock signal in synchronization 을 포함하는 것을 특징으로 하는 입력 버퍼.Input buffer comprising a. 제1항에 있어서, 상기 가변 버퍼는,The method of claim 1, wherein the variable buffer, 소스 단자가 상기 전원 전압에 연결되고, 게이트 단자로 상기 제1 제어 전압을 인가받으며, 상기 제1 제어 전압의 제어에 따라 소스 드레인간 전류량을 조정하여 이를 상기 가변 버퍼의 동작 전류로 제공하는 PMOS 트랜지스터; 및A PMOS transistor having a source terminal connected to the power supply voltage, receiving a first control voltage through a gate terminal, and adjusting an amount of current between source and drain according to the control of the first control voltage and providing the current as an operating current of the variable buffer. ; And 소스 단자가 상기 접지 전압 측에 연결되고, 게이트 단자로 상기 제2 제어 전압을 인가받으며, 상기 제2 제어 전압의 제어에 따라 소스 드레인간 전류량을 조정하여 이를 상기 가변 버퍼의 동작 전류로 제공하는 NMOS 트랜지스터A NMOS source terminal connected to the ground voltage side, receiving the second control voltage through a gate terminal, and adjusting the amount of current between source and drain according to the control of the second control voltage to provide the current as an operating current of the variable buffer. transistor 를 포함하는 것을 특징으로 하는 입력 버퍼.Input buffer comprising a. 제1항에 있어서, 상기 제1 레벨 조정부는,The method of claim 1, wherein the first level adjustment unit, 전원 전압과 접지 전압사이에 직렬로 연결되어 상기 제1 제어 전압의 레벨을 결정하는 전압 분배를 위한 저항값을 제공하는 복수개의 저항; 및A plurality of resistors connected in series between a power supply voltage and a ground voltage to provide a resistance value for voltage division that determines the level of the first control voltage; And 상기 복수개의 저항에 각각 병렬로 연결되어 상기 복수개의 저항에 전류를 도통/차단시키는 복수개의 퓨즈A plurality of fuses respectively connected in parallel to the plurality of resistors to conduct / block a current to the plurality of resistors 를 포함하는 것을 특징으로 하는 입력 버퍼.Input buffer comprising a. 제1항에 있어서, 상기 제2 레벨 조정부는,The method of claim 1, wherein the second level adjustment unit, 전원 전압과 접지 전압사이에 직렬로 연결되어 상기 제2 제어 전압의 레벨을 결정하는 전압 분배를 위한 저항값을 제공하는 복수개의 저항; 및A plurality of resistors connected in series between a power supply voltage and a ground voltage to provide a resistance value for voltage division that determines the level of the second control voltage; And 상기 복수개의 저항에 각각 병렬로 연결되어 상기 복수개의 저항에 전류를 도통/차단시키는 복수개의 퓨즈A plurality of fuses respectively connected in parallel to the plurality of resistors to conduct / block a current to the plurality of resistors 를 포함하는 것을 특징으로 하는 입력 버퍼.Input buffer comprising a.
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