KR20040089690A - 액세서리 제어 인터페이스 - Google Patents
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Abstract
Description
Claims (34)
- 마스터 장치와 슬레이브 장치간의 인터페이스에 있어서,상기 마스터 장치로부터 상기 슬레이브 장치로 명령들 및 연관된 데이터를 전달하기 위한 비트 직렬 양방향 신호 라인을 포함하고, 상기 비트 직렬 양방향 신호 라인은 다른 신호들을 추가로 전달하며, 상기 다른 신호들은 리셋 신호, 인터럽트 신호 및 상기 슬레이브 장치로부터 상기 마스터 장치로 전송된 데이터에 대해 비트 시간의 지속 시간을 지정하기 위한 학습 시퀀스 신호를 포함하는 것을 특징으로 하는 인터페이스.
- 제1항에 있어서, 상기 마스터 장치는 개인 휴대 정보 단말기(PDA)를 포함하는 것을 특징으로 하는 인터페이스.
- 제1항에 있어서, 상기 마스터 장치는 이동 단말기를 포함하는 것을 특징으로 하는 인터페이스.
- 제3항에 있어서, 상기 이동 단말기는 상기 슬레이브 장치로부터 상기 마스터 장치로 전송된 상기 데이터를 이동 단말기 휴면 클록(sleep clock)에 의해 설정된 비율로 샘플링하는 것을 특징으로 하는 인터페이스.
- 제1항에 있어서, 상기 인터페이스는, 상기 슬레이브 장치내에, 액세서리 제어 인터페이스 칩 및 상기 액세서리 제어 인터페이스 칩에 클록 신호를 제공하는 발진기를 포함하고, 상기 비트 시간은 상기 클록 신호의 배수이며, 상기 마스터 장치는 상기 비트 시간의 지정된 지속 시간에 따라 상기 슬레이브 장치로부터 전송된 데이터의 샘플링을 적응시키는 것을 특징으로 하는 인터페이스.
- 제1항에 있어서, 상기 인터페이스는, 상기 슬레이브 장치내에, 액세서리 제어 인터페이스 칩 및 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치로부터 상기 액세서리 제어 인터페이스 칩으로 송신된 메모리 독출 명령에 응답하여 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치에 의해 독출가능한 슬레이브 장치 관련 특징 데이터를 저장하기 위한 비휘발성 메모리를 포함하는 것을 특징으로 하는 인터페이스.
- 제1항에 있어서, 상기 인터페이스는, 상기 슬레이브 장치내에, 액세서리 제어 인터페이스 칩 및 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치로부터 상기 액세서리 제어 인터페이스 칩으로 송신된 연관된 챌린지 데이터 및 인증 챌린지 명령에 응답하여 챌린지되는 챌린지/응답 인증 기능을 포함하는 것을 특징으로 하는 인터페이스.
- 제1항에 있어서, 상기 비트 직렬 양방향 신호 라인은 상기 마스터 장치로 슬레이브 장치 접속/비접속 상태를 더 전달하는 것을 특징으로 하는 인터페이스.
- 슬레이브 장치를 마스터 장치에 연결하기 위한 인터페이스 회로에 있어서,상기 인터페이스 회로는 상기 마스터 장치로부터 상기 슬레이브 장치로 명령들 및 연관된 데이터를 전달하는 비트 직렬 양방향 신호 라인을 지원하고, 상기 비트 직렬 양방향 신호 라인은 다른 신호들을 추가로 전달하며, 상기 다른 신호들은 리셋 신호, 인터럽트 신호 및 상기 슬레이브 장치로부터 상기 마스터 장치로 전송된 데이터에 대해 비트 시간의 지속 시간을 지정하기 위한 학습 시퀀스 신호를 포함하는 것을 특징으로 하는 인터페이스 회로.
- 제9항에 있어서, 상기 인터페이스 회로는 상기 슬레이브 장치내에 배치되고 클록 신호를 생성하기 위한 발진기를 포함하며, 상기 비트 시간은 상기 클록 신호 주기의 배수이고, 상기 마스터 장치는 상기 비트 시간의 지정된 지속 시간에 따라 상기 비트 직렬 양방향 신호 라인을 샘플링하는 것을 특징으로 하는 인터페이스 회로.
- 제9항에 있어서, 상기 인터페이스 회로는 상기 슬레이브 장치내에 배치되고 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치로부터 상기 인터페이스 회로로 송신된 독출 명령에 응답하여 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치에 의해 독출가능한 슬레이브 장치 관련 특징 데이터를 저장하기 위한 비휘발성 메모리를 포함하는 것을 특징으로 하는 인터페이스 회로.
- 제9항에 있어서, 상기 인터페이스 회로는 상기 슬레이브 장치내에 배치되고 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치로부터 수신된 연관된 챌린지 데이터 및 인증 챌린지 명령에 응답하여 챌린지되는 챌린지/응답 인증 기능을 포함하며, 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치로부터 인증 결과 명령을 수신하는 것에 응답하여 인증 결과 데이터가 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치로 송신되는 것을 특징으로 하는 인터페이스 회로.
- 제9항에 있어서, 상기 비트 직렬 양방향 신호 라인은 상기 마스터 장치로 슬레이브 장치 접속/비접속 상태를 더 전달하는 것을 특징으로 하는 인터페이스 회로.
- 제9항에 있어서, 상기 마스터 장치는 이동 단말기를 포함하는 것을 특징으로 하는 인터페이스 회로.
- 제14항에 있어서, 상기 이동 단말기는 이동 단말기 휴면 클록(sleep clock)에 의해 설정된 비율로 상기 비트 직렬 양방향 신호 라인을 샘플링하는 것을 특징으로 하는 인터페이스 회로.
- 제9항에 있어서, 상기 마스터 장치는 개인 휴대 정보 단말기를 포함하는 것을 특징으로 하는 인터페이스 회로.
- 슬레이브 장치를 마스터 장치에 연결하기 위한 인터페이스 회로에 있어서,상기 인터페이스 회로는 상기 슬레이브 장치에 배치되고 상기 마스터 장치로부터 상기 슬레이브 장치로 명령들 및 연관된 데이터를 전달하는 비트 직렬 양방향 신호 라인을 지원하며, 상기 비트 직렬 양방향 신호 라인은 다른 신호들을 추가로 전달하고, 상기 다른 신호들은 리셋 신호를 포함하는 것을 특징으로 하는 인터페이스 회로.
- 제17항에 있어서, 상기 다른 신호들은 인터럽트 신호 및 상기 슬레이브 장치로부터 상기 마스터 장치로 전송된 데이터에 대해 비트 시간의 지속 시간을 지정하기 위한 학습 시퀀스 신호를 더 포함하는 것을 특징으로 하는 인터페이스 회로.
- 슬레이브 장치를 마스터 장치에 연결하기 위한 인터페이스 회로에 있어서,상기 인터페이스 회로는 상기 슬레이브 장치에 배치되고 상기 마스터 장치로부터 상기 슬레이브 장치로 명령들 및 연관된 데이터를 전달하는 비트 직렬 양방향 신호 라인을 지원하며, 상기 비트 직렬 양방향 신호 라인은 다른 신호들을 추가로 전달하고, 상기 다른 신호들은 인터럽트 신호를 포함하는 것을 특징으로 하는 인터페이스 회로.
- 제19항에 있어서, 상기 다른 신호들은 리셋 신호 및 상기 슬레이브 장치로부터 상기 마스터 장치로 전송된 데이터에 대해 비트 시간의 지속 시간을 지정하기 위한 학습 시퀀스 신호를 더 포함하는 것을 특징으로 하는 인터페이스 회로.
- 슬레이브 장치를 마스터 장치에 연결하기 위한 인터페이스 회로에 있어서,상기 인터페이스 회로는 상기 슬레이브 장치에 배치되고 상기 마스터 장치로부터 상기 슬레이브 장치로 명령들 및 연관된 데이터를 전달하는 비트 직렬 양방향 신호 라인을 지원하며, 상기 비트 직렬 양방향 신호 라인은 다른 신호들을 추가로 전달하고, 상기 다른 신호들은 상기 슬레이브 장치로부터 상기 마스터 장치로 전송된 데이터에 대해 비트 시간의 지속 시간을 지정하기 위한 학습 시퀀스 신호를 포함하는 것을 특징으로 하는 인터페이스 회로.
- 제21항에 있어서, 상기 인터페이스 회로는 클록 신호를 생성하기 위한 발진기를 포함하고, 상기 비트 시간의 지속 시간은 상기 클록 신호 주기의 배수이며, 상기 마스터 장치는 상기 비트 시간의 지정된 지속 시간에 따라 상기 비트 직렬 양방향 신호 라인을 샘플링하는 것을 특징으로 하는 인터페이스 회로.
- 제22항에 있어서, 상기 비트 시간의 지정된 지속 시간에서 소정의 시점까지상기 비트 직렬 양방향 신호 라인상에서 발생하는 전이의 존재 또는 부재에 의해 논리 0 및 논리 1이 구별되는 것을 특징으로 하는 인터페이스 회로.
- 제23항에 있어서, 상기 비트 시간의 지정된 지속 시간은 T로 주어지고, 상기 소정의 시점은 약 T/2인 것을 특징으로 하는 인터페이스 회로.
- 제21항에 있어서, 상기 인터페이스 회로는 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치에 의해 독출가능한 적어도 하나의 레지스터를 포함하는 것을 특징으로 하는 인터페이스 회로.
- 제21항에 있어서, 상기 인터페이스 회로는 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치에 의해 기록가능한 적어도 하나의 레지스터를 포함하는 것을 특징으로 하는 인터페이스 회로.
- 제21항에 있어서, 상기 인터페이스 회로는 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치에 의해 독출가능한 적어도 하나의 메모리 장치 위치를 포함하는 것을 특징으로 하는 인터페이스 회로.
- 제21항에 있어서, 상기 인터페이스 회로는 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치에 의해 기록가능한 적어도 하나의 메모리 장치 위치를포함하는 것을 특징으로 하는 인터페이스 회로.
- 제21항에 있어서, 상기 인터페이스 회로는 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치에 의해 송신된 명령들에 의해 어드레싱가능하고, 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치로 송신된 응답 데이터로 적어도 하나의 명령에 응답하는 인증 블록을 포함하는 것을 특징으로 하는 인터페이스 회로.
- 제21항에 있어서, 상기 다른 신호들은 리셋 신호 및 인터럽트 신호를 더 포함하는 것을 특징으로 하는 인터페이스 회로.
- 마스터 장치와 슬레이브 장치간에 통신하기 위한 방법에 있어서,비트 직렬 양방향 신호 라인을 포함하는 인터페이스를 통해 상기 슬레이브 장치를 상기 마스터 장치에 연결하는 단계;상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치로부터 상기 슬레이브 장치로 리셋 신호를 송신하는 단계;상기 마스터 장치와 상기 슬레이브 장치간에 전송된 데이터에 대해 비트 시간의 지속 시간을 지정하기 위하여 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치로 학습 시퀀스 신호를 송신하는 단계; 및상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치와 상기 슬레이브장치간에 데이터 및 명령들 중 적어도 하나를 통신하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제31항에 있어서, 상기 통신 단계는 상기 마스터 장치가 상기 비트 시간의 지정된 지속 시간에 따라 상기 비트 직렬 양방향 신호 라인을 샘플링하는 것을 포함하는 것을 특징으로 하는 방법.
- 제32항에 있어서, 상기 비트 시간의 지정된 지속 시간에서 소정의 시점까지 상기 비트 직렬 양방향 신호 라인상에서 발생하는 전이의 존재 또는 부재에 의해 논리 0 및 논리 1이 구별되는 것을 특징으로 하는 방법.
- 제33항에 있어서, 상기 비트 시간의 지정된 지속 시간은 T로 주어지며, 상기 소정의 시점은 약 T/2인 것을 특징으로 하는 방법.
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