KR100928905B1 - 액세서리 제어 인터페이스 - Google Patents

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Abstract

마스터 장치(30)와 슬레이브 장치(20)간의 인터페이스(10, 40)가 개시된다. 상기 인터페이스는 상기 마스터 장치로부터 상기 슬레이브 장치로 명령들 및 연관된 데이터를 전달하고, 상기 마스터 장치로부터 상기 슬레이브 장치로 전송된 데이터에 대해 비트 시간의 지속 시간을 지정하기 위한 학습 시퀀스 신호와, 리셋 신호 및 인터럽트 신호를 전달하기 위한 비트 직렬 양방향 신호 라인(10A)을 포함한다. 상기 비트 직렬 양방향 신호 라인은 상기 마스터 장치에 액세서리 장치 접속/비접속 상태를 추가로 나타낸다.
액세서리, 제어, 인터페이스, 마스터, 슬레이브

Description

액세서리 제어 인터페이스{Accessory control interface}
본 발명은 일반적으로 셀룰러 전화 및 개인 통신 장치들을 포함하는, 이동 단말기와 같은 전자 장치들 및 이동 단말기용 액세서리 유닛에 관한 것으로, 특히 이동 단말기/액세서리 인터페이스 하드웨어 및 소프트웨어에 관한 것이다.
셀룰러 전화 및 개인용 통신 장치와 같은 현대의 이동 단말기들은 전형적으로 외부 액세서리 장치들과 접속하기 위한 인터페이스와 함께 설계된다. 상기 액세서리 장치들은 상기 이동 단말기의 기능을 확장 및/또는 다른 유용한 기능들을 제공한다. 액세서리들의 예들은 배터리 충전기들, 헤드셋들 및 (상기 이동 단말기가 사용자의 손에 보유됨없이 사용될 수 있게 하는) "핸즈 프리" 어댑터들을 포함한다.
이해될 수 있는 바와 같이, 이동 단말기 및 그들의 액세서리들의 복잡성은 증가되기 때문에 요구되는 이동 단말기/액세서리 인터페이스도 또한 복잡성이 증가하였다. 예를 들어, 상기 인터페이스는 전형적으로 상기 이동 단말기와 상기 액세서리간의 데이터의 전송을 조정하도록 요구된다.
상기 이동 단말기/액세서리 인터페이스는 물리적으로 그리고 전기적으로 강건하고, 낮은 오류율 데이터 전송을 처리할 수 있으며, 저비용 및 최소한의 복잡성 을 갖는 것이 바람직하다. 다른 중요한 고려 사항은 상기 이동 단말기/액세서리 인터페이스의 전력 소비이다. 모든 배터리 작동 장치들에서와 같이, 전력 소비의 최소화는 중요한 목표이다.
종래의 액세서리 인터페이스들을 사용할 때 이동 단말기가 어떤 특정 액세서리들을 탐지하는 것은 문제가 있었다. 또한 아날로그-디지털 변환기(ADC)-기반 액세서리 탐지 방식들을 사용할 때 문제들이 관찰되었다. 더욱이, 상기 ADC-기반 탐지 방식을 가지고, (주어진 액세서리를 나타내도록 생성되는 아날로그 전압의 정밀도 및 상기 이동 단말기내의 ADC의 변환 정확도에 의해 적어도 제한되는) 식별될 수 있는 제한된 수의 액세서리들만이 존재한다.
본 발명 이전에, 상기한 다양하고 다소 상충되는 요구들 및 목표들 모두는 이동 단말기/액세서리 인터페이스를 제공하는 회로에서 실현되지 않았고, 상기한 문제들은 만족할만하게 해결되지 않았다.
이동 단말기들의 관점에서 상술될지라도, 동일하거나 유사한 문제들이 다른 유형의 균등물에 존재할 수 있다는 것은 이해되어야 한다.
상기한 문제 및 다른 문제들은 상기 교시들의 본 바람직한 실시예들에 의해, 극복되고 다른 이점들이 실현된다.
액세서리 제어 인터페이스(ACI: Accessory Control Interface)는 이동 단말기와 함께 사용되는 액세서리들의 동작을 식별하고 인증하며 제어하는 능력을 함께 제공하는 인터페이스 프로토콜 및 액세서리 주문형 반도체(ASIC: Application Specific Integrated Circuit)를 포함한다. 바람직한 실시예에 있어서, 상기 ACI ASIC은 상기 액세서리내에 설치되고 입력/출력 포트 및 연관된 커넥터를 통해 상기 이동 단말기내의 회로와 통신한다.
상기 ACI ASIC의 사용을 통해 상기 이동 단말기는 액세서리가 삽입되거나 제거될 때를 인지할 수 있다. 바람직하기로는, 이동 단말기 인터럽트 신호 라인은 상기 이동 단말기의 데이터 프로세서를 인터럽트하기 위하여 상기 ACI ASIC에 의해 활성화된다. 예를 들어, 상기 이동 단말기가 핸즈 프리(HF: Hands Free) 스탠드내에 배치될 때, 상기 이동 단말기는 자동으로 HF 모드로 전환된다. 상기 이동 단말기가 상기 HF 스탠드로부터 제거될 때 상기 이동 단말기는 자동으로 상기 HF 모드에서 다시 정상 동작 모드로 전환된다. 상기 ACI ASIC은 상기 인터페이스가 상기 ACI ASIC의 메모리에 디지털 데이터로서 저장되고 직렬 데이터 버스를 사용하여 상기 이동 단말기로 전송되는 매개 변수들에 의해 상이한 액세서리 유형들을 식별할 수 있게 한다.
본 발명의 중요한 특징은 실현되는 전력 절감인데, 이것은 삽입 탐지가 수행된 후(상기 이동 단말기와 액세서리는 물리적으로 그리고 전기적으로 함께 연결된다) 후속 통신이 저속(예를 들어 32kHz) 이동 단말기 휴면(sleep) 클록에 의해 설정된 비율로 수행될 수 있기 때문이다. 상기 휴면 클록은 동작의 저전력, 유휴 모드를 빠져 나오도록 상기 이동 단말기를 주기적으로 인터럽트하는데 사용되는 것이다.
상기 기술은 이동 단말기 (및 액세서리) 전력 소비의 상당한 절감을 제공한 다.
다른 중요한 특징은 상기 ACI ASIC가 수정 발진기와 대비하여, RC 발진기로서 구현되는 단순하고 저렴한 국부 발진기를 포함하거나 그것에 연결된다는 것이다. 이것은 잠재적으로 넓은 주파수 범위(예를 들어, 20kHz 내지 60kHz, 공칭 약 27kHz) 및 상기 액세서리 RC 발진기의 부정확성(+-50%)에 대한 상기 인터페이스의 허용 오차에 의해 가능하게 된다. 상기 RC 발진기는 상기 ACI ASIC에 집적될 수 있어서, 상기 액세서리 및 액세서리 인터페이스의 신뢰도 및 시험 용이성을 개선할 뿐만 아니라 상당한 비용 및 회로 면적 절감을 실현시킨다.
본 발명의 사용에 의해 가능하게 되는 추가 이점은 심지어 이미 당 분야에 있는 이동 단말기들에 대해서, 새로운 액세서리들을 설계하고 제공하는 능력이다. 이것은 상기 액세서리가 상기 ACI ASIC내의 비휘발성 메모리의 존재로 인하여 상기 이동 단말기에게 그것의 관련된 특징들을 통지할 수 있기 때문에 가능한데, 상기 메모리는 상기 인터페이스를 통해 상기 이동 단말기로부터 독출가능한 특징 데이터를 저장한다.
하기에 도시되는 바와 같이, 본 발명은 마스터 장치와 슬레이브 장치간의 인터페이스를 제공한다. 상기 인터페이스는 상기 마스터 장치로부터 상기 슬레이브 장치로 명령들 및 연관된 데이터를 전달하고 상기 슬레이브 장치로부터 상기 마스터 장치로 전달된 데이터에 대해 비트 시간의 지속 시간을 지정하기 위한 학습 시퀀스 신호, 리셋 신호 및 인터럽트 신호를 전달하기 위한 비트 직렬 양방향 신호 라인을 포함한다. 상기 비트 직렬 양방향 신호 라인은 상기 마스터 장치에 액세서 리 장치 접속/비접속 상태를 추가로 나타낸다.
바람직한 실시예에서 상기 마스터 장치는 이동 단말기이거나 이동 단말기를 포함한다. 상기 이동 단말기는 그것의 휴면 클록과 동기되어 상기 슬레이브 장치로부터 상기 마스터 장치로 전송된 데이터를 샘플링한다. 상기 인터페이스는, 상기 액세서리 장치내에, 액세서리 제어 인터페이스 칩 및 상기 액세서리 제어 인터페이스 칩에 클록 신호를 제공하는 온-칩 RC 발진기를 포함한다. 상기 비트 시간은 상기 클록 신호의 배수이고, 상기 이동 단말기는 상기 비트 시간의 지정된 지속 시간에 따라 상기 슬레이브 장치로부터 전송된 데이터의 샘플링을 적응시킨다.
상기 액세서리 제어 인터페이스 칩은 상기 비트 직렬 양방향 신호 라인을 통해 상기 이동 단말기로부터 상기 액세서리 제어 인터페이스 칩으로 송신된 메모리 독출 명령에 응답하여 상기 이동 단말기에 의해 독출가능한 적어도 액세서리 관련 특징 데이터를 저장하기 위한 온-칩 비휘발성 메모리를 더 포함한다.
상기 액세서리 제어 인터페이스 칩은 상기 비트 직렬 양방향 신호 라인을 통해 상기 이동 단말기로부터 상기 액세서리 제어 인터페이스 칩으로 송신된 인증 챌린지 명령 및 연관된 챌린지 데이터에 응답하여 챌린지된 온-칩 챌린지/응답 인증 기능을 더 포함한다. 인증 결과 데이터는 상기 이동 단말기로부터 상기 액세서리 제어 인터페이스 칩으로 송신된 인증 결과 명령에 응답하여 상기 비트 직렬 양방향 신호 라인을 통해 상기 액세서리 제어 인터페이스 칩에 의해 상기 이동 단말기에 후속적으로 송신된다.
마스터 장치 또는 셀룰러 전화와 같은 이동 음성 단말기와 같은 이동 단말기 와 관련하여 여기에서 설명되었을지라도, 본 발명은 또한 개인 휴대 정보 단말기(PDA) 및 외부 장치, 장치들 및/또는 액세서리들에 인터페이스되는 다른 헨드헬드 또는 그렇지 않으면 휴대용 장치들에도 적용된다. 그 자체로, 이하에서 상기 "이동 단말기"라는 용어 및 또한 "마스터 장치"라는 용어는 셀룰러 전화, 개인용 통신 장치, 개인용 오거나이저, 개인 휴대 정보 단말기(PDA), 이메일 단말기, 개인용 컴퓨터, 랩톱 컴퓨터, 노트북 컴퓨터, 워크스테이션, 텔레비전 모니터 뿐만 아니라 게임 콘솔을 포함하는 가전 장치들 및 외부 장치, 장치들 및/또는 액세서리들에 인터페이스될 수 있는 다른 장치들을 포함하지만 이에 한정되지 않는 휴대용 및 비휴대용의 매우 다양한 장치 유형들을 포함하는 것으로 해석되어야 한다.
상기 교시 및 상기 교시들의 다른 양상들은 첨부된 도면들과 함께 읽혀질 때, 다음 바람직한 실시예들의 상세한 설명에서 더 명백해진다.
도 1은 본 발명에 따라 구성된 액세서리 제어 인터페이스(ACI) ASIC의 실시예의 블록도이다.
도 2는 예시적인 액세서리(스피커 및 마이크로폰을 구비하는 헤드셋)내에 설치된, 도 1의 ACI ASIC 및 상기 ACI ASIC과 기저대역 ASIC를 포함하는 이동 단말기간의 연결을 도시한 블록도이다.
도 3은 단일 논리 1 비트 및 논리 0 비트의 포맷(도 3a), 비트 직렬 포맷의 1 바이트(8 비트)의 전송 포맷(도 3b), 이동 단말기 휴면 모드 기간에 의해 분리된 두개의 데이터 버스트들(활성 모드)의 포맷(도 3c), 리셋 펄스(도 3d), 학습 시퀀 스(도 3e) 및 인터럽트(도 3f)를 도시한 파형도들이다.
도 4는 액세서리가 이동 단말기에 삽입되거나 부착되는 시간으로부터 액세서리가 이동 단말기로부터 제거되거나 분리되는 시간까지 도 2에 도시된 비트 직렬 데이터 라인상에 나타나는 예시적인 파형을 도시한 것이다.
도 5는 기본적인 명령 데이터 시퀀스 및 상기 시퀀스의 초기 명령 바이트의 포맷을 도시한 것이다.
도 6은 비트 직렬 데이터 라인에 스위칭가능하게 연결된 풀업 저항과 함께 사용되는 인터럽트 비교기를 또한 도시한 파형도이다.
도 1은 본 발명에 따라 구성된 액세서리 제어 인터페이스(ACI: Accessory Control Interface) ASIC(10)의 하나의 (비-제한) 실시예의 블록도이다. 상기 ACI ASIC(10)은 제어 논리 블록(12), I/O 포트 제어 레지스터 및 데이터 레지스터 블록(I/O 블록)(14), 인증 블록(16) 및 패스워드 메모리부(18A)를 갖는 독출/기록(R/W)과 정상 R/W부(18B)를 구비한 비휘발성 메모리(18)(예를 들어 32 바이트)를 포함한다. 상기 메모리는 EEPROM 또는 다른 유형의 적합한 메모리 장치 또는 장치들일 수 있다. 바람직하기로는, 또한 저 비용의 온-칩 저항/커패시터(RC) 발진기(19)로서 구현된 클록(약 20kHz 내지 약 60kHz의 주파수 범위)이 제공된다. 상기 RC 발진기(19)의 출력은 상기 제어 논리 블록(12)으로 공급되어, 통신 포트(10A)(바람직하기로는 하기에 더 상세히 설명되는 바와 같이, 비동기 비트-직렬 포맷으로 동작하는 하나의 신호 라인)를 통해 전달되는 비트 직렬 데이터의 타이밍의 제어 뿐만 아니 라, 상기 ACI ASIC(10)의 동작을 위한 마스터 타이밍 신호를 형성한다. 또한 (출력으로서 프로그램될 때) 상기 ACI ASIC(10)이 내부에 설치된 액세서리내의 회로를 제어하기 위하여 또는 (입력으로서 프로그램될 때) 상태 및 다른 신호들을 독출하기 위하여 복수의 프로그램 가능 I/O 라인들(10B)(예를 들어 실시예에 따라 4개 또는 8개)이 제공된다.
상기 인증 블록(16)은 인증 알고리즘, 바람직하기로는 챌린지 응답 유형의 알고리즘을 수행하고, 주어진 액세서리가 인증 액세서리인지, 허가되지 않은 제3자로부터 제공된 것이 아닌지를 검증하는데 사용될 수 있다.
예를 들어, 무선 전화 네트워크에서 사용되는 한 유형의 인증 챌린지/응답 시스템에 관한 설명에 대한 공동으로 양도된 미국 특허 번호 5,991,407이 참조될 수 있다. 다른 유형 또는 유형들의 인증 챌린지/응답 시스템들이 또한 인증 블록(16)으로 구현될 수 있다.
이제 도 2를 참조하면, 상기 ACI ASIC(10)은 액세서리(20), 이 비한정 예에서 각각 좌측 및 우측 오디오 변환기(소형 스피커들)(22 및 24) 및 마이크로폰(26)을 포함하는 헤드셋 액세서리내에 설치된 것으로 도시된다. 액세서리 커넥터(40)를 통해 액세서리에 대한 접속이 형성되고, 상기 커넥터(40)의 절반은 이동 단말기(30)에 설치되며, 다른 절반, 짝이 되는 절반은 상기 액세서리(20)내에 설치되거나 상기 액세서리(20)에 연결된다. 다중-배선 케이블(42)이 상기 이동 단말기(30)와 상기 액세서리(20)간에 요구되는 아날로그 및 디지털 신호 라인들을 운반하는데 사용될 수 있다. 모든 이들 신호 라인들은 기저대역 ASIC(32)으로서 편의를 위해 도 시된, 상기 이동 단말기(30)내의 적합한 회로에 인터페이스된다. 상기 오디오 변환기들(22, 24)을 구동시키고, 상기 마이크로폰(26)으로부터 오디오 신호들을 수신하는 회로에 대한 상세는 본 발명의 이해와 밀접한 관계가 있지는 않다.
본 발명의 교시들 중 더 큰 관심은 비트 직렬 양방향 데이터 신호 라인(10A)에 대한 인터페이스이다. 상기 인터페이스에 포함된 것은 신호 라인(10A) 및 회로 접지간에 연결된 저항(R) 및 이동 단말기(30)에 설치된 적합한 풀업 저항(RPU)이다. 예로서, R은 56k 옴 저항기일 수 있고, RPU는 약 100k 내지 약 120k 옴의 범위에 있을 수 있다. R 및 RPU는 함께 저항기 전압 분배기망을 형성한다. 도시된 바와 같이 연결될 때, 상기 저항(R)의 존재는 상기 신호 라인(10A)의 레벨에 영향을 미쳐서, 상기 이동 단말기(30)에 의한 상기 액세서리(20)의 존재의 탐지를 가능하게 한다. 또한 상기 액세서리의 접속해제도 탐지될 수 있다. 또한 도 4를 참조하면, 상기 ACI ASIC(10) 및 관련된 회로를 포함하는 액세서리의 삽입(시점 A)은 RPU를 R과 직렬이 되게 하여서, 상기 데이터 신호 라인(10A)을 레벨 V1에서 하위 레벨 V2로 끌어내려 탐지 임계 전압(VTHRESH)(예를 들어, VTHRESH=0.74VCC)과 교차되게 한다.
이제 또한 도 6을 참조하면, 시점 B, C, F 및 G에서 상기 데이터 신호 라인(10A)은 마스터 장치에 의해 강한 풀업 저항(Rstrong, 예를 들어 4.7k)으로 풀업된다. 상기 모드는 "데이터 라인 예약"으로서 지칭될 수 있다. 상기 모드에서 상기 이동 단말기(30) 및 상기 ACI ASIC(10)는 상기 데이터 신호 라인(10A)을 아래로 끌어내 림으로써 통신할 수 있다. 시점 D 및 H에서 상기 데이터 신호 라인은 해제되고 (저항기 분배기 RPU 및 R의 동작에 기인한) V2의 레벨로 가정된다. 시점 I에서 상기 액세서리(20)는 분리되고, RPU는 데이터 신호 라인(10A)의 레벨을 V1(예를 들어 Vcc)으로 끌어올리도록 동작한다.
또한 도 6은 RSTRONG을 상기 데이터 신호 라인(10A)에 선택적으로 연결하고 분리하는데 사용되는 인터럽트 비교기(32A) 및 스위치를 도시한 것이다. 상기 비교기(32A)는 상기 데이터 신호 라인상에 나타난 전압을 상기 VTHRESH 전압과 비교하도록 동작한다.
도 3a에 도시된 바와 같이, 단일 비트 시간(T)은 상기 RC 발진기(19)의 주파수에 따라, 약 500 마이크로초 내지 약 1500 마이크로초의 범위에 있을 수 있다. 특히, 본 발명의 현재 바람직하지만 비한정적인 실시예에서, 상기 제어 논리 블록(12)은 상기 비트 시간을 형성하기 위하여 상기 RC 발진기(19)로부터 30 클록 사이클로 동작한다. 20kHz의 하위 주파수를 가정하면, 1 클록 사이클은 50 마이크로초이고, 1 비트 시간(T)은 30*50 마이크로초 또는 1500 마이크로초이다. 60kHz의 상위 주파수를 가정하면, 1 클록 사이클은 16.6 마이크로초이고, 1 비트 시간(T)은 30*16.6 마이크로초 또는 498 마이크로초이다.
각 비트 시간은 포지티브 전이로 시작되고 네거티브 전이를 형성한 후 언젠가 종료되도록 상기 제어 논리 블록(12)에 의해 제어된다. 네거티브 전이가 형성될 때, 상기 비트가 논리 1(늦은 네거티브 전이) 또는 논리 0(초기 네거티브 전이)인 지가 정의된다. 바이트 프레임을 도시한, 도 3b에 도시된 바와 같이, T/2로 파형을 샘플링함으로써 논리 1 또는 논리 0 비트가 전송되고 있는지를 탐지하는 것이 가능한데, 이것은 네거티브 전이가 T/2 이전 또는 이후에 발생하도록 정해지기 때문이다.
바람직하기로는 다른 신호 전이 기간은 다른 이벤트들을 신호한다. 예를 들어, 도 3d에 도시된 바와 같이, 상기 신호 라인(10A)을 기간 Treset동안 로우(low)로 유지하는 것은 (도 4에서 시점 B 및 E) 예열(warm)(비-파워온) 리셋 상태를 신호한다.
상기 디지털 신호 라인(10A)은 또한 도 3e에 도시된 바와 같이 학습 시퀀스를 신호하도록 제어된다. 상기 학습 시퀀스는 계속되는 데이터 전송을 위해 T의 지속 시간을 지정한다. 데이터 전송은 항상 상기 비트 시간(T)을 지정하는 논리 1을 송신함으로써 시작된다. 상기 시퀀스는 리셋 이후 및 상기 ACI ASIC(10)로부터의 응답의 시작시(도 4에서 시점 B) 송신된다. 낮은 시작 펄스 기간(S)은 동기를 위해 각 바이트 전송을 개시하고, 어떤 최소 기간(예를 들어, 50 마이크로초)보다 더 길다. 상기 바이트 펄스의 시작부는 항상 상기 바이트의 송신기에 의해 생성된다.
상기 디지털 신호 라인(10A)은 또한 도 3f에 도시된 바와 같이, 상기 ACI ASIC(10)으로부터 인터럽트를 생성하도록 제어된다. 상기 데이터 신호 라인 휴지 상태(free state)가 논리 0이라고 가정하면, 상기 ACI ASIC(10)은 다음 조건들이 만족되는 경우 지속 시간(Tint)의 풀업 펄스를 생성한다: 인터럽트 옵션 비트가 제 어 레지스터들(14) 중 하나에서 설정되었다; 상기 데이터 신호 라인(10A)이 기간(Tinten)동안 휴지(free) 상태였다(예를 들어, 상기 RC 발진기(19)에 의해 생성된 200 내부 클록 사이클동안); 그리고 상기 ASIC 핀의 상태가 상기 데이터 레지스터들(14) 중 하나로 적재되었다.
도 5는 기본적인 명령 데이터 시퀀스 및 상기 시퀀스의 초기 명령 바이트의 포맷을 도시한 것이다. 상기 명령 바이트 다음에 오는 데이터 바이트들의 수는 상기 명령의 기능이다. 상기 명령 바이트 포맷에서 첫번째 6개의 비트들은 명령 선택 비트의 상태가 제1 상태인 경우 상기 메모리(18)에서 독출/기록에 대한 어드레스를 지정하고 (독출/기록 비트는 독출 또는 기록을 지정한다), 반면에 상기 첫번째 6개의 비트는 상기 명령 선택 비트가 다른 상태인 경우 명령을 지정한다. 예시적인 명령들은 다음을 포함하지만 한정될 필요는 없다: 인증 챌린지, 인증 응답, 인터럽트 옵션 I/O 레지스터(14A) 독출/기록, 데이터 방향 I/O 레지스터(14B) 독출/기록, 포트 I/O 레지스터(14C) 독출/기록 및 래치 I/O 포트 레지스터(14D) 독출. 상기 인증 챌린지 명령(기록) 다음에 6개의 데이터 바이트가 오고(48-비트 챌린지 워드가 현재 인증 블록(16)으로 입력되는 것이 선호된다), 반면에 상기 인증 응답 명령 다음에 3개의 데이터 바이트가 온다(24-비트 응답 워드가 상기 인증 블록(16)으로부터 출력되는 것이 선호된다). R/W I/O 레지스터 명령들 다음에 모두 단일 바이트가 오는데, 이것은 이들 레지스터들이 본 실시예에서 1 바이트 폭을 갖고 있기 때문이다. I/O 레지스터에 대한 기록 동작을 위해, 상기 데이터 바이트는 이동 단말기 (30)로부터 발생된다. I/O 레지스터(14)의 독출 액세스 동안 상기 이동 단말기(30)는 독출될 상기 I/O 레지스터를 지정하기 위하여 상기 데이터 신호 라인(10A)상에 적합한 명령 바이트를 송신하고, 상기 ACI ASIC(10)은 상기 지정된 I/O 레지스터 위치로부터 독출된 데이터 바이트로 상기 데이터 신호 라인(10A)상에서 응답한다. 상기 반환된 데이터 바이트는 상기 비트 시간(T)을 지정하는 학습 시퀀스(도 3e 참조)가 앞에 오게 된다. 또한 EEPROM(18)의 독출 동안 상기 ACI ASIC(10)으로부터 반환된 첫번째 바이트는 상기 학습 시퀀스가 앞에 오게 되고, 상기 지정된 비트 시간(T)은 상기 독출 동작 동안 상기 첫번째 반환된 데이터 바이트 및 어떤 다른 반환된 바이트들의 비트들에 적용된다. 동일한 학습 시퀀스 동작이 상기 인증 응답 명령의 상기 첫번째 반환된 바이트를 위해 사용되고, 상기 비트 타이밍은 또한 3 바이트 인증 응답 반환의 다음 2 바이트에 적용된다. 이러한 방식으로 상기 제어 논리 블록(12)은 임박한 데이터 전송을 위해 상기 비트 시간(T)의 지속 시간을 상기 이동 단말기(30)의 데이터 비트 독출 논리에게 알리도록 인에이블되고, 상기 데이터 비트 독출 논리는 그에 따라 상기 데이터 신호 라인(10A)의 샘플링의 T/2 타이밍을 조정하여 전송된 비트의 정확한 독출을 보장하도록 인에이블된다.
입력 모드가 주어진 I/O 핀(10B)에 대해 프로그램될 때 상기 핀 상태는 상기 I/O 데이터 레지스터(14C)로부터 독출될 수 있다. 바람직하기로는 내부 풀업 저항기가 상기 I/O 핀들을 위해 공급된다. 인터럽트 인에이블 비트가 상기 인터럽트 옵션 레지스터(14A)로부터 설정되고 상기 I/O 입력 핀에서 상태 변화가 발생하는 경우, 상기 ACI ASIC(10)은 상기 데이터 신호 라인(10A)에 인터럽트 펄스를 생성한다 (도 3f 참조). 지연 인에이블 비트가 상기 인터럽트 옵션 레지스터(14A)에서 설정되고 상태의 변화가 상기 I/O 핀에서 발생하는 경우, 상기 ACI ASIC(10)은 그대신 지연(바람직하기로는 약 20 밀리초) 이후에 상기 I/O 핀 입력 상태를 상기 래치 I/O 포트 레지스터(14D)에 래치하고, 그다음 상기 데이터 신호 라인(10A)에 인터럽트 펄스를 생성한다. 상기 동작 모드는 예로서 액세서리(20) 스위치 접점 폐쇄를 디바운싱하는데 유용하다.
도 3c에서 두 데이터 전송 활성 모드들 간에 이동 단말기 휴면 모드가 있다는 것을 주목하라. 각 활성 기간은 명령 바이트(독출 또는 기록) 및 적어도 하나의 데이터 바이트를 포함할 수 있다. 상기 ACI ASIC(10)에서의 비트 타이밍은 바람직하기로는 상기 이동 단말기(30)의 휴면 클록(예를 들어, 32kHz)의 타이밍을 사용하여 독출될 수 있는, 상기 RC 발진기(19)의 30 클록 사이클이다. 통신의 시작시 상기 이동 단말기(30)는 상기 데이터 신호 라인(10A)을 통해 상기 ACI ASIC(10)으로 리셋 펄스(도 3d)를 송신하고, 상기 ACI ASIC(10)은 상기 이동 단말기(30)가 (32kHz 휴면 클록에 기반하여) 그것의 비트 수신 타이밍을 적응시킬 수 있게 하는, 1 비트 학습 시퀀스(도 3e)로 응답한다. 상기 이동 단말기(30)와 상기 ACI ASIC(10)간의 상기 적응 비트 직렬 타이밍 구성의 관점에서, 상기 이동 단말기(30)와 그것이 함께 동작할 수 있는 가능한 액세서리들(20)의 수(20)간에 엄격한 타이밍 허용 오차가 요구되지 않는다는 것은 이해될 수 있다.
휴면 클록을 갖는 무선 전화 동작에 대해 다음 예시적인 공동으로 양도되며 본 발명의 교시들과 충돌하지 않는 한에 있어서 여기에 참조로써 통합된 미국 특허 들: 5,870,683; 5,758,278; 5,752,201; 및 5,471,655가 참조될 수 있다.
바람직하기로는 상기 메모리(18)는 상기 액세서리(20)의 특징들을 기술하는 데이터를 저장한다. 예로서, 그리고 헤드셋 액세서리를 가정하면, 15개의 문자들을 갖는 한 줄의 디스플레이 및 응답/호출, 볼륨 업 및 볼륨 다운과 같은 4개의 사용자-제어 스위치들 또는 버튼들이 존재할 수 있다. 다른 저장된 매개 변수들은 반향 소거 온/오프, 이득 및 등화와 같은 오디오 매개 변수들을 포함할 수 있다. 모든 상기 정보는 상기 액세서리(20)와 상기 이동 단말기(30)간에 통신될 수 있는데, 이것은 상기 이동 단말기(30)가 서비스에 들어간 후 상기 이동 단말기(30)가 판매를 위해 해제된 액세서리들을 포함하여, 광범위한 액세서리들과 동작하고 구성할 수 있게 한다.
상기 단일 비트 직렬 데이터 라인(10A)의 사용은 또한 본 발명의 사용으로부터 발생하는 이점인데, 이것은 상기 한 신호 라인이, 액세서리 삽입 및 제거 탐지, 비트 타이밍, 리셋 그리고 인터럽트 시그널링의 적응을 위해서 뿐만 아니라, 상기 이동 단말기(30)와 상기 ACI ASIC(10)을 포함하는 액세서리(20)간에 양방향으로 데이터를 전송하는데 사용될 수 있기 때문이다.
상기 액세서리(20)와 ACI ASIC(10)가 상기 이동 단말기(30)에 접속되어 있는 것으로 설명되었을지라도, 상기 ACI ASIC(10)은 휴대용 컴퓨터 장치 또는 페이저, 또는 PDA 또는 (게임 콘솔을 포함하는) 가전 장치와 같은 어떤 유형의 장치들 또는 부착가능한 액세서리 장치와 사용될 수 있는 어떤 유형의 장치와 인터페이스될 수 있다는 것은 이해되어야 한다. 이들 실시예들 중 어느 실시예에서도 상기 제어 장 치는 단순하게 마스터 장치로서 지칭될 수 있고 상기 ACI ASIC(10) 및 상기 관련된 액세서리는 슬레이브 장치로서 지칭될 수 있다.
또한 본 발명의 교시는 예로서, 특정 주파수, 시간 기간, 비트 수, 바이트 수, 명령들의 유형들, 신호 라인들 또는 레지스터들의 수 및 상기에 논의된 것 등에 의해 범위가 한정되지 않을 것이다. 상기 ACI 장치는 또한 ASIC으로서 구현되는 것이 강요되지 않는데, 이것은 어떤 적합한 유형의 단일 칩 또는 다중 칩 집적 회로 실시예도 사용될 수 있기 때문이다. 더욱이, 다양한 블록들은 다수의 적합한 방식으로 구현될 수 있다. 예를 들어, 상기 제어 논리 블록(12)은 조합 논리 회로로서 구현될 수 있거나, 상태 기계 또는 적합하게 프로그램된 마이크로프로세서 코어로서 구현될 수 있다. 상기 발진기(19)는 개별 저항기 및 커패시터 구성 요소들을 사용하여 구현될 수 있거나, 수정 또는 공진기 또는 어떤 적합한 주파수 신호 발생기를 사용하여 구현될 수 있다.
따라서, 상기 논의가 본 발명의 바람직한 실시예들에 관해 행해졌을지라도, 본 바람직한 실시예들이 본 발명의 범위 또는 실시를 단지 이들 실시예들에 한정하는 것으로서 간주되지는 않을 것이다.

Claims (66)

  1. 마스터 장치로부터 슬레이브 장치로 명령들 및 연관된 데이터를 전달하기 위한 비트 직렬 양방향 신호 라인으로서, 상기 비트 직렬 양방향 신호 라인은 다른 신호들을 추가로 전달하며, 상기 다른 신호들은 상기 마스터 장치로부터 상기 슬레이브 장치로의 리셋 신호, 상기 마스터 장치와 상기 슬레이브 장치 간의 인터럽트 신호 및 상기 슬레이브 장치로부터 상기 마스터 장치로 전송된 데이터에 대해 비트 시간의 지속 시간을 지정하기 위한 학습 시퀀스 신호를 포함하는 비트 직렬 양방향 신호 라인; 및
    액세서리 제어 인터페이스 칩 및 상기 액세서리 제어 인터페이스 칩에 클록 신호를 제공하는 발진기를 포함하고,
    상기 비트 시간은 상기 클록 신호의 배수이며, 상기 마스터 장치는 상기 비트 시간의 지정된 지속 시간에 따라 상기 슬레이브 장치로부터 전송된 데이터의 샘플링을 적응시키는 것을 특징으로 하는 인터페이스.
  2. 제1항에 있어서, 상기 마스터 장치는 개인 휴대 정보 단말기(PDA)를 포함하는 것을 특징으로 하는 인터페이스.
  3. 제1항에 있어서, 상기 마스터 장치는 이동 단말기를 포함하는 것을 특징으로 하는 인터페이스.
  4. 제3항에 있어서, 상기 이동 단말기는 상기 슬레이브 장치로부터 상기 마스터 장치로 전송된 데이터를 이동 단말기 휴면 클록(sleep clock)에 의해 설정된 비율로 샘플링하는 것을 특징으로 하는 인터페이스.
  5. 삭제
  6. 제1항에 있어서, 상기 인터페이스는, 상기 슬레이브 장치내에, 상기 액세서리 제어 인터페이스 칩 및 비휘발성 메모리를 포함하고, 상기 비휘발성 메모리는 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치로부터 상기 액세서리 제어 인터페이스 칩으로 송신된 메모리 독출 명령에 응답하여 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치에 의해 독출가능한 슬레이브 장치 관련 특징 데이터를 저장하기 위한 것임을 특징으로 하는 인터페이스.
  7. 제1항에 있어서, 상기 인터페이스는, 상기 슬레이브 장치내에, 상기 액세서리 제어 인터페이스 칩 및 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치로부터 상기 액세서리 제어 인터페이스 칩으로 송신된 연관된 챌린지 데이터 및 인증 챌린지 명령에 응답하여 챌린지되는 챌린지/응답 인증 기능을 포함하고, 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치로부터 상기 액세서리 제어 인터페이스 칩으로 송신된 인증 결과 명령에 응답하여 인증 결과 데이터가 상기 액세서리 제어 인터페이스 칩에 의해 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치로 송신되는 것을 특징으로 하는 인터페이스.
  8. 제1항에 있어서, 상기 비트 직렬 양방향 신호 라인은 상기 마스터 장치로 슬 레이브 장치 접속/비접속 상태를 더 전달하는 것을 특징으로 하는 인터페이스.
  9. 마스터 장치로부터 슬레이브 장치로 명령들 및 연관된 데이터를 전달하기 위한 비트 직렬 양방향 신호 라인으로서, 상기 비트 직렬 양방향 신호 라인은 다른 신호들을 추가로 전달하며, 상기 다른 신호들은 상기 마스터 장치로부터 상기 슬레이브 장치로의 리셋 신호, 상기 마스터 장치와 상기 슬레이브 장치 간의 인터럽트 신호 및 상기 슬레이브 장치로부터 상기 마스터 장치로 전송된 데이터에 대해 비트 시간의 지속 시간을 지정하기 위한 학습 시퀀스 신호를 포함하는 비트 직렬 양방향 신호 라인; 및
    액세서리 제어 인터페이스 칩 및 상기 액세서리 제어 인터페이스 칩에 클록 신호를 제공하는 발진기를 포함하고,
    상기 비트 시간은 상기 클록 신호의 배수이며, 상기 마스터 장치는 상기 비트 시간의 지정된 지속 시간에 따라 상기 슬레이브 장치로부터 전송된 데이터의 샘플링을 적응시키는 것을 특징으로 하는 인터페이스 회로.
  10. 제9항에 있어서, 상기 인터페이스 회로는 상기 슬레이브 장치내에 배치되고 클록 신호를 생성하기 위한 발진기를 포함하며, 상기 비트 시간은 상기 클록 신호 주기의 배수이고, 상기 마스터 장치는 상기 비트 시간의 지정된 지속 시간에 따라 상기 비트 직렬 양방향 신호 라인을 샘플링하는 것을 특징으로 하는 인터페이스 회로.
  11. 제9항에 있어서, 상기 인터페이스 회로는 상기 슬레이브 장치내에 배치되고 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치로부터 상기 인터페이스 회로로 송신된 독출 명령에 응답하여 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치에 의해 독출가능한 슬레이브 장치 관련 특징 데이터를 저장하기 위 한 비휘발성 메모리를 포함하는 것을 특징으로 하는 인터페이스 회로.
  12. 제9항에 있어서, 상기 인터페이스 회로는 상기 슬레이브 장치내에 배치되고 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치로부터 수신된 연관된 챌린지 데이터 및 인증 챌린지 명령에 응답하여 챌린지되는 챌린지/응답 인증 기능을 포함하며, 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치로부터 인증 결과 명령을 수신하는 것에 응답하여 인증 결과 데이터가 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치로 송신되는 것을 특징으로 하는 인터페이스 회로.
  13. 제9항에 있어서, 상기 비트 직렬 양방향 신호 라인은 상기 마스터 장치로 슬레이브 장치 접속/비접속 상태를 더 전달하는 것을 특징으로 하는 인터페이스 회로.
  14. 제9항에 있어서, 상기 마스터 장치는 이동 단말기를 포함하는 것을 특징으로 하는 인터페이스 회로.
  15. 제14항에 있어서, 상기 이동 단말기는 이동 단말기 휴면 클록(sleep clock)에 의해 설정된 비율로 상기 비트 직렬 양방향 신호 라인을 샘플링하는 것을 특징으로 하는 인터페이스 회로.
  16. 제9항에 있어서, 상기 마스터 장치는 개인 휴대 정보 단말기를 포함하는 것을 특징으로 하는 인터페이스 회로.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 제9항에 있어서, 상기 인터페이스 회로는 클록 신호를 생성하기 위한 발진기를 포함하고, 상기 비트 시간의 지속 시간은 상기 클록 신호 주기의 배수이며, 상기 마스터 장치는 상기 비트 시간의 지정된 지속 시간에 따라 상기 비트 직렬 양방향 신호 라인을 샘플링하는 것을 특징으로 하는 인터페이스 회로.
  23. 제22항에 있어서, 상기 비트 시간의 지정된 지속 시간에서 소정의 시점까지 상기 비트 직렬 양방향 신호 라인상에서 발생하는 전이의 존재 또는 부재에 의해 논리 0 및 논리 1이 구별되는 것을 특징으로 하는 인터페이스 회로.
  24. 제23항에 있어서, 상기 비트 시간의 지정된 지속 시간은 T로 주어지고, 상기 소정의 시점은 T/2인 것을 특징으로 하는 인터페이스 회로.
  25. 제9항에 있어서, 상기 인터페이스 회로는 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치에 의해 독출가능한 적어도 하나의 레지스터를 포함하는 것을 특징으로 하는 인터페이스 회로.
  26. 제9항에 있어서, 상기 인터페이스 회로는 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치에 의해 기록가능한 적어도 하나의 레지스터를 포함하는 것을 특징으로 하는 인터페이스 회로.
  27. 제9항에 있어서, 상기 인터페이스 회로는 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치에 의해 독출가능한 적어도 하나의 메모리 장치 위치를 포함하는 것을 특징으로 하는 인터페이스 회로.
  28. 제9항에 있어서, 상기 인터페이스 회로는 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치에 의해 기록가능한 적어도 하나의 메모리 장치 위치를 포함하는 것을 특징으로 하는 인터페이스 회로.
  29. 제9항에 있어서, 상기 인터페이스 회로는 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치에 의해 송신된 명령들에 의해 어드레싱가능하고, 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치로 송신된 응답 데이터로 적어도 하나의 명령에 응답하는 인증 블록을 포함하는 것을 특징으로 하는 인터페이스 회로.
  30. 삭제
  31. 인터페이스를 통해 슬레이브 장치를 마스터 장치에 연결하는 단계로서, 상기 인터페이스는 비트 직렬 양방향 신호 라인을 포함하는 단계;
    상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치로부터 상기 슬레이브 장치로 리셋 신호를 송신하는 단계;
    상기 마스터 장치와 상기 슬레이브 장치 간에 전송된 데이터에 대해 비트 시간의 지속 시간을 지정하기 위하여 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치로 학습 시퀀스 신호를 송신하는 단계; 및
    상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치와 상기 슬레이브 장치 간에 데이터 및 명령들 중 적어도 하나를 통신하는 단계를 포함하고,
    상기 인터페이스는, 상기 슬레이브 장치내에, 액세서리 제어 인터페이스 칩 및 상기 액세서리 제어 인터페이스 칩에 클록 신호를 제공하는 발진기를 포함하며, 상기 비트 시간은 상기 클록 신호의 배수이고, 상기 마스터 장치는 상기 비트 시간의 지정된 지속 시간에 따라 상기 슬레이브 장치로부터 전송된 데이터의 샘플링을 적응시키는 것을 특징으로 하는 방법.
  32. 제31항에 있어서, 상기 통신 단계는 상기 마스터 장치가 상기 비트 시간의 지정된 지속 시간에 따라 상기 비트 직렬 양방향 신호 라인을 샘플링하는 것을 포함하는 것을 특징으로 하는 방법.
  33. 제32항에 있어서, 상기 비트 시간의 지정된 지속 시간에서 소정의 시점까지 상기 비트 직렬 양방향 신호 라인상에서 발생하는 전이의 존재 또는 부재에 의해 논리 0 및 논리 1이 구별되는 것을 특징으로 하는 방법.
  34. 제33항에 있어서, 상기 비트 시간의 지정된 지속 시간은 T로 주어지며, 상기 소정의 시점은 T/2인 것을 특징으로 하는 방법.
  35. 장치에 있어서,
    마스터 장치로부터 상기 장치로 명령들 및 연관된 데이터를 전달하기 위한 비트 직렬 양방향 신호 라인을 포함하는 인터페이스로서, 상기 비트 직렬 양방향 신호 라인은 다른 신호들을 추가로 전달하며, 상기 다른 신호들은 상기 마스터 장치로부터 상기 장치로의 리셋 신호, 상기 마스터 장치와 상기 장치 간의 인터럽트 신호 및 상기 장치로부터 상기 마스터 장치로 전송된 데이터에 대해 비트 시간의 지속 시간을 지정하기 위한 학습 시퀀스 신호를 포함하는 인터페이스를 포함하고,
    상기 인터페이스는, 상기 장치내에, 액세서리 제어 인터페이스 칩 및 상기 액세서리 제어 인터페이스 칩에 클록 신호를 제공하는 발진기를 포함하며, 상기 비트 시간은 상기 클록 신호의 배수이고, 상기 마스터 장치는 상기 비트 시간의 지정된 지속 시간에 따라 상기 장치로부터 전송된 데이터의 샘플링을 적응시키는 것을 특징으로 하는 장치.
  36. 제35항에 있어서, 상기 인터페이스는, 상기 장치내에, 액세서리 제어 인터페이스 칩 및 비휘발성 메모리를 포함하고, 상기 비휘발성 메모리는 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치로부터 상기 액세서리 제어 인터페이스 칩으로 송신된 메모리 독출 명령에 응답하여 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치에 의해 독출가능한 장치 관련 특징 데이터를 저장하기 위한 것임을 특징으로 하는 장치.
  37. 제35항에 있어서, 상기 인터페이스는, 상기 장치내에, 액세서리 제어 인터페이스 칩 및 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치로부터 상기 액세서리 제어 인터페이스 칩으로 송신된 연관된 챌린지 데이터 및 인증 챌린지 명령에 응답하여 챌린지되는 챌린지/응답 인증 기능을 포함하고,
    상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치로부터 상기 액세서리 제어 인터페이스 칩으로 송신된 인증 결과 명령에 응답하여 인증 결과 데이터가 상기 액세서리 제어 인터페이스 칩에 의해 상기 비트 직렬 양방향 신호 라인을 통해 상기 마스터 장치로 송신되는 것을 특징으로 하는 장치.
  38. 제35항에 있어서, 상기 비트 직렬 양방향 신호 라인은 상기 마스터 장치로 장치 접속/비접속 상태를 더 전달하는 것을 특징으로 하는 장치.
  39. 제35항에 있어서, 상기 마스터 장치로부터 상기 장치로의 리셋 신호는 상기 장치가 상기 마스터 장치로 상기 학습 시퀀스 신호를 전송하게 하는 것을 특징으로 하는 장치.
  40. 마스터 장치와 슬레이브 장치 간의 인터페이스에 있어서,
    상기 인터페이스는 상기 마스터 장치로부터 상기 슬레이브 장치로 명령들 및 연관된 데이터를 전달하도록 구성된 직렬 데이터 양방향 신호 라인을 포함하고, 상기 직렬 데이터 양방향 신호 라인은 다른 신호들을 전달하도록 더 구성되며, 상기 다른 신호들은 리셋 신호, 인터럽트 신호 및 상기 슬레이브 장치로부터 상기 마스터 장치로 전송된 데이터에 대해 비트 시간의 지속 시간을 지정하기 위한 학습 시퀀스 신호를 포함하고, 상기 인터페이스는 상기 직렬 데이터 양방향 신호 라인 및 회로 접지 간의 저항(R) 및 상기 마스터 장치에 설치된 풀업 저항(RPU)을 포함하며, 상기 저항(R) 및 상기 풀업 저항(RPU)은 함께 저항기 전압 분배기망을 형성하는 것을 특징으로 하는 인터페이스.
  41. 제40항에 있어서, 상기 직렬 데이터 양방향 신호 라인은 상기 마스터 장치로 슬레이브 장치 접속/비접속 상태를 전달하도록 더 구성되는 것을 특징으로 하는 인터페이스.
  42. 슬레이브 장치와 마스터 장치 간의 인터페이스에 있어서,
    상기 인터페이스는 상기 마스터 장치로부터 상기 슬레이브 장치로 명령들 및 연관된 데이터를 전달하는 직렬 데이터 양방향 신호 라인을 지원하도록 구성되고, 상기 직렬 데이터 양방향 신호 라인은 다른 신호들을 전달하도록 더 구성되며, 상기 다른 신호들은 리셋 신호, 인터럽트 신호 및 상기 슬레이브 장치로부터 상기 마스터 장치로 전송된 데이터에 대해 비트 시간의 지속 시간을 지정하기 위한 학습 시퀀스 신호를 포함하고, 상기 인터페이스는, 상기 슬레이브 장치내에, 발진기를 지닌 액세서리 제어 인터페이스 칩을 포함하며, 상기 발진기는 상기 액세서리 제어 인터페이스 칩에 클록 신호를 제공하도록 구성되고, 상기 비트 시간은 상기 클록 신호의 배수이며, 상기 마스터 장치는 상기 비트 시간의 지정된 지속 시간에 따라 상기 슬레이브 장치로부터 전송된 데이터의 샘플링에 의해 적응하도록 구성되는 것을 특징으로 하는 인터페이스.
  43. 제42항에 있어서, 상기 인터페이스는 상기 슬레이브 장치내에 배치되고, 클록 신호를 생성하도록 구성된 발진기를 포함하며, 상기 비트 시간은 상기 클록 신호 주기의 배수이고, 상기 마스터 장치는 상기 비트 시간의 지정된 지속 시간에 따라 상기 직렬 데이터 양방향 신호 라인을 샘플링하도록 구성되는 것을 특징으로 하는 인터페이스.
  44. 제42항에 있어서, 상기 인터페이스는 상기 슬레이브 장치내에 배치되고, 비휘발성 메모리를 포함하며, 상기 비휘발성 메모리는 상기 직렬 데이터 양방향 신호 라인을 통해 상기 마스터 장치로부터 상기 인터페이스로 송신된 독출 명령에 응답하여 상기 직렬 데이터 양방향 신호 라인을 통해 상기 마스터 장치에 의해 독출가능한 슬레이브 장치 관련 특징 데이터를 저장하도록 구성되는 것을 특징으로 하는 인터페이스.
  45. 제42항에 있어서, 상기 인터페이스는 상기 슬레이브 장치내에 배치되고, 상기 직렬 데이터 양방향 신호 라인을 통해 상기 마스터 장치로부터 수신된 인증 챌린지 명령 및 연관된 챌린지 데이터에 응답하여 챌린지되는 챌린지/응답 인증 기능을 포함하고, 상기 직렬 데이터 양방향 신호 라인을 통해 상기 마스터 장치로부터 인증 결과 명령을 수신하는 것에 응답하여 인증 결과 데이터가 상기 직렬 데이터 양방향 신호 라인을 통해 상기 마스터 장치로 송신되는 것을 특징으로 하는 인터페이스.
  46. 제42항에 있어서, 상기 직렬 데이터 양방향 신호 라인은 상기 마스터 장치로 슬레이브 장치 접속/비접속 상태를 전달하도록 더 구성되는 것을 특징으로 하는 인터페이스.
  47. 슬레이브 장치와 마스터 장치 간의 통신을 허용하도록 구성된 인터페이스에 있어서,
    상기 인터페이스는 상기 슬레이브 장치내에 배치되고 상기 마스터 장치로부터 상기 슬레이브 장치로 명령들 및 연관된 데이터를 전달하는 직렬 데이터 양방향 신호 라인을 지원하도록 구성되며, 상기 직렬 데이터 양방향 신호 라인은 다른 신호들을 전달하도록 더 구성되고, 상기 다른 신호들은 리셋 신호를 포함하며, 상기 인터페이스는, 상기 슬레이브 장치내에, 발진기를 지닌 액세서리 제어 인터페이스 칩을 포함하고, 상기 발진기는 상기 액세서리 제어 인터페이스 칩에 클록 신호를 제공하도록 구성되며, 비트 시간은 상기 클록 신호의 배수이고, 상기 마스터 장치는 상기 비트 시간의 지정된 지속 시간에 따라 상기 슬레이브 장치로부터 전송된 데이터의 샘플링에 의해 적응하도록 구성되는 것을 특징으로 하는 인터페이스.
  48. 제47항에 있어서, 상기 다른 신호들은 인터럽트 신호 및 상기 슬레이브 장치로부터 상기 마스터 장치로 전송된 데이터에 대해 비트 시간의 지속 시간을 지정하기 위한 학습 시퀀스 신호를 더 포함하는 것을 특징으로 하는 인터페이스.
  49. 슬레이브 장치와 마스터 장치 간의 통신을 허용하도록 구성된 인터페이스에 있어서,
    상기 인터페이스는 상기 슬레이브 장치내에 배치되고 상기 마스터 장치로부터 상기 슬레이브 장치로 명령들 및 연관된 데이터를 전달하도록 구성된 직렬 데이터 양방향 신호 라인을 지원하도록 구성되며, 상기 직렬 데이터 양방향 신호 라인은 다른 신호들을 전달하도록 더 구성되고, 상기 다른 신호들은 인터럽트 신호를 포함하며, 상기 인터페이스는, 상기 슬레이브 장치내에, 발진기를 지닌 액세서리 제어 인터페이스 칩을 포함하고, 상기 발진기는 상기 액세서리 제어 인터페이스 칩에 클록 신호를 제공하도록 구성되며, 비트 시간은 상기 클록 신호의 배수이고, 상기 마스터 장치는 상기 비트 시간의 지정된 지속 시간에 따라 상기 슬레이브 장치로부터 전송된 데이터의 샘플링에 의해 적응하도록 구성되는 것을 특징으로 하는 인터페이스.
  50. 제49항에 있어서, 상기 다른 신호들은 리셋 신호 및 상기 슬레이브 장치로부터 상기 마스터 장치로 전송된 데이터에 대해 비트 시간의 지속 시간을 지정하기 위한 학습 시퀀스 신호를 더 포함하는 것을 특징으로 하는 인터페이스.
  51. 슬레이브 장치와 마스터 장치 간의 통신을 허용하도록 구성된 인터페이스에 있어서,
    상기 인터페이스는 상기 슬레이브 장치내에 배치되고 상기 마스터 장치로부터 상기 슬레이브 장치로 명령들 및 연관된 데이터를 전달하도록 구성된 직렬 데이터 양방향 신호 라인을 지원하도록 구성되며, 상기 직렬 데이터 양방향 신호 라인은 다른 신호들을 전달하도록 더 구성되고, 상기 다른 신호들은 상기 슬레이브 장치로부터 상기 마스터 장치로 전송된 데이터에 대해 비트 시간의 지속 시간을 지정하기 위한 학습 시퀀스 신호를 포함하며, 상기 인터페이스는, 상기 슬레이브 장치내에, 발진기를 지닌 액세서리 제어 인터페이스 칩을 포함하고, 상기 발진기는 상기 액세서리 제어 인터페이스 칩에 클록 신호를 제공하도록 구성되며, 상기 비트 시간은 상기 클록 신호의 배수이며, 상기 마스터 장치는 상기 비트 시간의 지정된 지속 시간에 따라 상기 슬레이브 장치로부터 전송된 데이터의 샘플링에 의해 적응하도록 구성되는 것을 특징으로 하는 인터페이스.
  52. 제51항에 있어서, 상기 인터페이스는 클록 신호를 생성하도록 구성된 발진기를 포함하고, 상기 비트 시간의 지속 시간은 상기 클록 신호 주기의 배수이며, 상기 마스터 장치는 상기 비트 시간의 지정된 지속 시간에 따라 상기 직렬 데이터 양방향 신호 라인을 샘플링하도록 구성되는 것을 특징으로 하는 인터페이스.
  53. 제52항에 있어서, 상기 비트 시간의 지정된 지속 시간에서 소정의 시점까지 상기 직렬 데이터 양방향 신호 라인상에서 발생하는 전이의 존재 또는 부재에 의해 논리 0 및 논리 1이 구별되는 것을 특징으로 하는 인터페이스.
  54. 제51항에 있어서, 상기 인터페이스는 상기 직렬 데이터 양방향 신호 라인을 통해 상기 마스터 장치에 의해 독출되도록 구성된 적어도 하나의 레지스터를 포함하는 것을 특징으로 하는 인터페이스.
  55. 제51항에 있어서, 상기 인터페이스는 상기 직렬 데이터 양방향 신호 라인을 통해 상기 마스터 장치에 의해 기록되도록 구성된 적어도 하나의 레지스터를 포함하는 것을 특징으로 하는 인터페이스.
  56. 제51항에 있어서, 상기 인터페이스는 상기 직렬 데이터 양방향 신호 라인을 통해 상기 마스터 장치에 의해 독출되도록 구성된 적어도 하나의 메모리 장치 위치를 포함하는 것을 특징으로 하는 인터페이스.
  57. 제51항에 있어서, 상기 인터페이스는 상기 직렬 데이터 양방향 신호 라인을 통해 상기 마스터 장치에 의해 기록되도록 구성된 적어도 하나의 메모리 장치 위치를 포함하는 것을 특징으로 하는 인터페이스.
  58. 제51항에 있어서, 상기 인터페이스는 상기 직렬 데이터 양방향 신호 라인을 통해 상기 마스터 장치에 의해 송신된 명령들에 의해 어드레싱가능하고 상기 직렬 데이터 양방향 신호 라인을 통해 상기 마스터 장치로 송신된 응답 데이터로 적어도 하나의 명령에 응답하는 인증 블록을 포함하는 것을 특징으로 하는 인터페이스.
  59. 제51항에 있어서, 상기 다른 신호들은 리셋 신호 및 인터럽트 신호를 더 포함하는 것을 특징으로 하는 인터페이스.
  60. 슬레이브 장치와의 통신을 허용하도록 구성된 인터페이스를 포함하는 마스터 장치에 있어서,
    상기 인터페이스는 직렬 데이터 양방향 신호 라인을 포함하고, 리셋 신호는 상기 직렬 데이터 양방향 신호 라인을 통해 상기 마스터 장치로부터 상기 슬레이브 장치로 송신되며, 학습 시퀀스 신호는 상기 마스터 장치와 상기 슬레이브 장치 간에 전송된 데이터에 대해 비트 시간의 지속 시간을 지정하기 위하여 상기 직렬 데이터 양방향 신호 라인을 통해 상기 마스터 장치로 송신되고, 데이터 및 명령들 중 적어도 하나는 상기 직렬 데이터 양방향 신호 라인을 통해 상기 마스터 장치와 상기 슬레이브 장치 간에 전달되며, 상기 인터페이스는 발진기를 지닌 액세서리 제어 인터페이스 칩을 포함하고, 상기 발진기는 상기 액세서리 제어 인터페이스 칩에 클록 신호를 제공하며, 상기 비트 시간은 상기 클록 신호의 배수이고, 상기 마스터 장치는 상기 비트 시간의 지정된 지속 시간에 따라 상기 슬레이브 장치로부터 전송된 데이터의 샘플링에 의해 적응하도록 구성되는 것을 특징으로 하는 마스터 장치.
  61. 제60항에 있어서, 상기 마스터 장치는 상기 비트 시간의 지정된 지속 시간에 따라 상기 직렬 데이터 양방향 신호 라인을 샘플링하도록 구성되는 것을 특징으로 하는 마스터 장치.
  62. 제61항에 있어서, 상기 비트 시간의 지정된 지속 시간에서 소정의 시점까지 상기 직렬 데이터 양방향 신호 라인상에서 발생하는 전이의 존재 또는 부재에 의해 논리 0 및 논리 1이 구별되는 것을 특징으로 하는 마스터 장치.
  63. 마스터 장치와의 통신을 허용하도록 구성된 인터페이스를 포함하는 슬레이브 장치에 있어서,
    상기 인터페이스는 직렬 데이터 양방향 신호 라인을 포함하고, 리셋 신호는 상기 직렬 데이터 양방향 신호 라인을 통해 상기 마스터 장치로부터 상기 슬레이브 장치로 송신되며, 학습 시퀀스 신호는 상기 마스터 장치와 상기 슬레이브 장치 간에 전송된 데이터에 대해 비트 시간의 지속 시간을 지정하기 위하여 상기 직렬 데이터 양방향 신호 라인을 통해 상기 마스터 장치로 송신되고, 데이터 및 명령들 중 적어도 하나는 상기 직렬 데이터 양방향 신호 라인을 통해 상기 마스터 장치와 상기 슬레이브 장치 간에 전달되며, 상기 인터페이스는 발진기를 지닌 액세서리 제어 인터페이스 칩을 포함하고, 상기 발진기는 상기 액세서리 제어 인터페이스 칩에 클록 신호를 제공하며, 상기 비트 시간은 상기 클록 신호의 배수이고, 상기 마스터 장치는 상기 비트 시간의 지정된 지속 시간에 따라 상기 슬레이브 장치로부터 전송된 데이터의 샘플링에 의해 적응하도록 구성되는 것을 특징으로 하는 슬레이브 장치.
  64. 인터페이스를 통해 슬레이브 장치와 통신하도록 구성된 마스터 장치에 있어서,
    상기 인터페이스는 상기 마스터 장치로부터 상기 슬레이브 장치로 명령들 및 연관된 데이터를 전달하도록 구성된 직렬 데이터 양방향 신호 라인을 포함하고, 상기 직렬 데이터 양방향 신호 라인은 다른 신호들을 전달하도록 더 구성되며, 상기 다른 신호들은 리셋 신호, 인터럽트 신호 및 상기 슬레이브 장치로부터 상기 마스터 장치로 전송된 데이터에 대해 비트 시간의 지속 시간을 지정하기 위한 학습 시퀀스 신호를 포함하고, 상기 인터페이스는 상기 직렬 데이터 양방향 신호 라인 및 회로 접지 간의 저항(R) 및 상기 마스터 장치에 설치된 풀업 저항(RPU)을 포함하며, 상기 저항(R) 및 상기 풀업 저항(RPU)은 함께 저항기 전압 분배기망을 형성하는 것을 특징으로 하는 마스터 장치.
  65. 인터페이스를 통해 마스터 장치와 통신하도록 구성된 슬레이브 장치에 있어서,
    상기 인터페이스는 상기 마스터 장치로부터 상기 슬레이브 장치로 명령들 및 연관된 데이터를 전달하도록 구성된 직렬 데이터 양방향 신호 라인을 포함하고, 상기 직렬 데이터 양방향 신호 라인은 다른 신호들을 전달하도록 더 구성되며, 상기 다른 신호들은 리셋 신호, 인터럽트 신호 및 상기 슬레이브 장치로부터 상기 마스터 장치로 전송된 데이터에 대해 비트 시간의 지속 시간을 지정하기 위한 학습 시퀀스 신호를 포함하고, 상기 인터페이스는 상기 직렬 데이터 양방향 신호 라인 및 회로 접지 간의 저항(R) 및 상기 마스터 장치에 설치된 풀업 저항(RPU)을 포함하며, 상기 저항(R) 및 상기 풀업 저항(RPU)은 함께 저항기 전압 분배기망을 형성하는 것을 특징으로 하는 슬레이브 장치.
  66. 슬레이브 장치와 통신하도록 구성된 인터페이스를 포함하는 마스터 장치에 있어서,
    상기 인터페이스는 직렬 데이터 양방향 신호 라인을 포함하고, 리셋 신호는 상기 직렬 데이터 양방향 신호 라인을 통해 상기 마스터 장치로부터 상기 슬레이브 장치로 송신되며, 학습 시퀀스 신호는 상기 마스터 장치와 상기 슬레이브 장치 간에 전송된 데이터에 대해 비트 시간의 지속 시간을 지정하기 위하여 상기 직렬 데이터 양방향 신호 라인을 통해 상기 마스터 장치로 송신되고, 데이터 및 명령들 중 적어도 하나는 상기 직렬 데이터 양방향 신호 라인을 통해 상기 마스터 장치와 상기 슬레이브 장치 간에 전달되며, 상기 인터페이스는 상기 직렬 데이터 양방향 신호 라인 및 회로 접지 간의 저항(R) 및 상기 마스터 장치에 설치된 풀업 저항(RPU)을 포함하고, 상기 저항(R) 및 상기 풀업 저항(RPU)은 함께 저항기 전압 분배기망을 형성하며, 상기 저항(R)의 존재는 슬레이브 장치 접속/비접속 상태의 탐지를 가능하게 하도록 상기 직렬 데이터 양방향 신호 라인에 영향을 미치는 것을 특징으로 하는 마스터 장치.
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