KR20040088266A - 산소 확산방지막 스페이서를 채택하는 모스 트랜지스터 및그 제조방법 - Google Patents
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Abstract
산소 확산방지막 스페이서를 채택하는 모스 트랜지스터 및 그 제조방법이 개시된다. 이 방법은 반도체기판 상에 차례로 적층된 게이트유전막 및 게이트전극으로 구성된 게이트라인을 형성하는 것을 포함한다. 또한, 상기 게이트라인의 측벽 상에 상기 게이트라인의 측벽을 덮는 산소 확산방지막 스페이서, 상기 산소 확산방지막 스페이서의 외측벽을 덮는 내측 스페이서 및 상기 내측 스페이서의 외측벽을 덮는 외측 스페이서로 구성된 게이트 스페이서를 형성하는 것을 포함한다.
Description
본 발명은 반도체소자 및 그 제조공정에 관한 것으로, 특히 게이트유전막 내부로 산소가 유입되는 현상을 방지하기 위해 산소 확산방지막 스페이서를 사용하는 모스 트랜지스터 및 그 제조방법에 관한 것이다.
반도체소자에 사용되는 가장 일반적인 트랜지스터는 반도체기판 상에 게이트유전막과 게이트전극막을 적층하여 사용하는 모스펫(MOSFET)이다. 종래 게이트유전막으로는 SiO2가 널리 사용되어 왔다.
그러나, 최근 반도체소자가 고집적화되고 대용량화됨에 따라, SiO2막은 게이트유전막으로 사용하기에 한계가 있다. 즉, 저유전율을 갖는 SiO2를 게이트유전막으로 사용할 경우, 좁은 면적에서 적정 커패시턴스를 확보하기 위해서는 게이트유전막의 두께를 낮추어야 한다. 그러나, 두께가 낮아지면 게이트유전막을 통해 발생하는 누설전류가 증가한다.
이에따라, 고유전막을 게이트유전막으로 사용할 필요가 있다. 다만, 고유전막을 게이트유전막으로 사용할 경우, 후속 열공정에 따른 고유전막 상하부 계면에서 인터페이스 막(interface layer)이 형성되는 문제가 있다.
도 1a는 종래기술에 의한 모스 트랜지스터를 형성하는 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 소자 분리 영역(FOX, 도시하지 않음)이 형성된 반도체기판(10) 상에 유전막 및 전극막을 순차적으로 형성한다. 상기 유전막 및 전극막을 사진 및 식각공정으로 패터닝하여 게이트유전막(20)과 게이트전극(30)이 적층된 게이트라인(35)을 형성한다.
상기 게이트라인(35)이 형성된 후, 게이트라인(35) 및 반도체기판(10) 상의 식각 손상 영역을 큐어링(curing)하기 위해 재산화공정(reoxidation)이 실시되기도 한다. 그 결과, 상기 게이트전극막(30) 표면에 산화막(도시하지 않음)이 형성된다.
상기 게이트라인(35)이 형성된 반도체기판 전면 상에 SiO2막을 형성하고, 이를 전면 식각한다. 그 결과, 상기 게이트라인(35)의 측벽을 덮는 내측 스페이서(40)가 형성된다. 상기 내측 스페이서가 형성된 반도체기판 전면 상에 질화막을 형성하고 이를 전면식각한다. 그 결과 상기 내측 스페이서(40)의 바깥 측면을 덮는 외측 스페이서(50)가 형성된다.
상기 내측 스페이서(40) 및 외측 스페이서(50) 형성 전후에 모스펫(MOSFET)을 형성하기 위한 LDD, 할로(halo) 및 소오스-드레인 이온주입 공정들이 실시된다.
도 1b는 고유전막을 게이트유전막으로 사용할 경우, 종래기술에 의한 모스 트랜지스터 제조방법의 문제점을 설명하기 위한 단면도이다.
도 1b를 참조하면, 상기 반도체기판(10) 상에 고유전막 및 전극막이 순차적으로 형성된 후, 이들을 사진 및 식각공정으로 패터닝하여 게이트유전막(20) 및 게이트전극(30)이 적층된 게이트라인(35)이 형성된다. 상기 게이트전극(30)은 폴리실리콘막을 이용하여 형성된다.
상기 게이트라인(35)이 형성된 후 재산화공정을 실시할 경우, 고유전막으로 이루어진 게이트유전막(20)을 통해 산소(oxygen)가 유입될 수 있다. 이때, 유입된 산소는, 고유전막을 통해 확산되어, 게이트유전막(20) 상부의 게이트전극(30) 및 그 하부의 반도체기판(10)의 실리콘과 반응하여 인터페이스 막들(21, 23)을 형성한다. 상기 인터페이스 막들(21, 23)은 유전율이 낮고, 또한 게이트유전막의 두께를 증가시키므로 게이트유전막의 전체 커패시턴스를 감소시킨다.
상기 게이트라인(35)이 형성된 후 상기 재산화공정 없이 게이트 스페이서를 형성하는 경우에도, SiO2막을 이용하여 상기 내측 스페이서(40)를 형성하므로 SiO2막을 증착하는 과정에서 산소유입이 발생할 수 있다. 또한, 게이트 스페이서 형성 이후, 고온 열공정이 진행됨에 따라 SiO2막으로부터 산소가 유입되어 인터페이스 막(21, 23)의 두께가 증가한다.
결과적으로, 종래기술에 의한 게이트 스페이서 형성방법으로는 고유전막으로 형성된 게이트유전막을 통한 산소 유입을 방지할 수 없다.
본 발명의 목적은 게이트 스페이서를 형성하는 과정 또는 게이트 스페이서를 형성한 후, 게이트유전막을 통한 산소 유입을 방지할 수 있는 모스 트랜지스터 제방법을 제공하는 데 있다.
본 발명의 다른 목적은 게이트유전막을 통한 산소 유입을 방지할 수 있는 모스 트랜지스터를 제공하는 데 있다.
도 1a는 종래기술에 의한 모스 트랜지스터 제조방법을 설명하기 위한 단면도이다.
도 1b는 고유전막을 게이트유전막으로 사용할 경우, 종래기술에 의한 모스 트랜지스터 제조방법의 문제점을 설명하기 위한 단면도이다.
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 모스 트랜지스터 제조방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3c는 본 발명의 다른 실시예들에 따른 모스 트랜지스터 제조방법을 설명하기 위한 단면도들이다.
(도면의 주요 부호에 대한 간략한 설명)
100: 반도체기판, 200: 게이트유전막,
300: 게이트전극, 350: 게이트라인,
430: 산소 확산방지막 스페이서, 510: 내측 스페이서,
600: 외측 스페이서.
상기 목적을 달성하기 위하여, 본 발명은 반도체기판 상에 차례로 적층된 게이트유전막 및 게이트전극으로 구성된 게이트라인을 형성한다. 상기 게이트라인의 측벽 상에 상기 게이트라인의 측벽을 덮는 산소 확산방지막 스페이서, 상기 산소 확산방지막 스페이서의 외측벽을 덮는 내측 스페이서 및 상기 내측 스페이서의 외측벽을 덮는 외측 스페이서로 구성된 게이트 스페이서를 형성한다.
바람직하게는, 상기 게이트라인이 형성된 반도체기판의 전면 상에 산소 확산방지막, 내측 스페이서막 및 외측 스페이서막을 차례로 형성한다. 그 후, 상기 외측 스페이서막, 상기 내측 스페이서막 및 상기 산소 확산방지막을 전면 식각하여 게이트 스페이서를 형성할 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명은 반도체기판 상에 차례로 적층된 게이트유전막 및 게이트전극으로 구성된 게이트라인을 포함한다. 그리고, 상기 게이트라인의 측벽에 형성된 외측 스페이서를 포함한다. 상기 외측스페이서와 상기 게이트 라인 사이에 개재된 내측 스페이서를 포함한다. 또한, 상기 내측 스페이서와 상기 게이트라인 사이에 개재된 산소 확산방지막 스페이서를 포함한다
바람직하게는, 상기 내측 스페이서는 상기 반도체기판의 상부면과 상기 외측 스페이서의 하부면 사이에 개재된 연장부를 포함할 수 있다. 또한, 상기 산소 확산방지막 스페이서는 상기 반도체기판의 상부면과 상기 내측 스페이서의 하부면 사이에 개재된 연장부를 포함할 수 있다.
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 모스 트랜지스터 제조방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 소자 분리 영역(도시하지 않음)이 형성된 반도체기판(100) 상에 고유전막 및 전극막을 순차적으로 형성한다. 상기 고유전막은 BST, TiO2, Ta2O5, ZrO2, ZrSiO4, HfO2, HfSiO4, Al2O3, HfAlO, La2O3, LaAlO 또는 Y2O3막으로 형성될 수 있다. 상기 전극막은 폴리실리콘막으로 형성될 수 있으며, 상기 폴리실리콘막 상에 금속막 또는 금속 실리사이드 막을 적층하여 형성할 수도 있다.
상기 반도체기판(100) 상에 형성된 전극막 및 고유전막을 사진 및 식각공정으로 패터닝하여 게이트유전막(200) 및 게이트전극(300)이 차례로 적층된 게이트라인(350)을 형성한다.
도 2b를 참조하면, 상기 게이트라인(350)이 형성된 반도체기판의 전면 상에 산소 확산방지막(400)을 형성한다. 상기 산소 확산방지막(400)은 SiN 또는 SiON의 질화막으로 형성한다. SiN을 증착하는 방법으로는 원자층증착(atomic layer deposition;ALD), 화학기상증착(CVD) 또는 플라즈마 질화(plasma nitridation) 방법 등이 있다. 이때, 상기 SiN 막은 5Å 내지 30Å의 두께로 형성되는 것이 바람직하다. SiON을 증착하는 방법으로는 CVD 방법으로 직접 SiON을 증착하는 방법과 ALD로 SiN을 증착하거나, 플라즈마 질화 또는 열 질화(thermal nitridation) 방법으로 반도체기판을 선처리한 후, 플라즈마 산화(plasma oxidation) 또는 열산화(thermal oxidation) 공정을 실시하여 SiON을 형성하는 방법 등이 있다. 이때, 상기 SiON막은 5Å 내지 30Å의 두께로 형성되는 것이 바람직하다.
도 2c를 참조하면, 상기 산소 확산방지막(400)이 형성된 반도체기판의 전면 상에 내측 스페이서막(inter spacer layer, 500)을 형성한다. 상기 내측 스페이서막(500)은 산소 확산방지막에 의해 반도체기판에 가해지는 스트레스(stress)를 완화하기 위해 SiO2막으로 형성하는 것이 바람직하다. 상기 SiO2 막을 형성하는 방법으로는 ALD, CVD 또는 플라즈마 산화 방법 등이 있다. 또한, 상기 내측 스페이서막(500)은 70Å 내지 300Å의 두께로 형성되는 것이 바람직하다.
도 2d를 참조하면, 상기 내측 스페이서막(500)이 형성된 반도체기판의 전면 상에 외측 스페이서막(outer spacer layer)을 형성한다. 상기 외측 스페이서막은 500Å 내지 8000Å의 두께의 질화막으로 형성되는 것이 바람직하다.
상기 외측 스페이서막이 형성된 반도체기판을 상기 반도체기판(100) 및 상기 게이트라인(350)의 상부면이 노출되도록 전면 식각한다. 그 결과, 상기 게이트라인(350)의 측벽에 형성된 외측스페이서(600), 상기 외측스페이서(600)와 게이트라인(350) 사이에 개재된 내측 스페이서(510) 및 상기 내측 스페이서(510)와 상기 게이트라인(350) 사이에 개재된 산소 확산방지막 스페이서(430)로 구성된 게이트 스페이서가 형성된다. 이때, 상기 내측 스페이서(510)는 상기 반도체기판(100) 상부면과 상기 외측스페이서(600) 하부면 사이에 개재된 연장부를 포함한다. 또한 상기 산소 확산방지막 스페이서(430)는 상기 반도체기판(100)의 상부면과 상기 내측 스페이서(510)의 하부면 사이에 개재된 연장부를 포함한다.
도 3a 내지 도 3c는 본 발명의 다른 실시예들에 따른 모스 트랜지스터 제조방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 도 2c에서 보는 바와 같이, 상기 게이트라인(350)이 형성된 반도체기판의 전면 상에 상기 산소 확산방지막(400) 및 상기 내측 스페이서막(500)을 순차적으로 형성한다. 상기 산소 확산방지막(400) 및 상기 내측 스페이서막(500)이 형성된 반도체기판을 상기 반도체기판(100) 상부면 및 상기 게이트라인(350)의 상부면이 노출되도록 전면 식각한다.
그 결과, 상기 게이트라인(350) 측벽에 형성된 내측 스페이서(530) 및 상기 내측 스페이서(530)와 상기 게이트라인(350) 사이에 개재된 산소 확산방지막 스페이서(450)가 형성된다. 이때, 상기 산소 확산방지막 스페이서(450)는 상기 반도체기판(100)의 상부면과 상기 내측스페이서(530) 하부면 사이에 개재된 연장부를 포함한다.
상기 내측 스페이서(530) 및 산소 확산방지막 스페이서(450)가 형성된 반도체기판의 전면 상에 외측 스페이서막을 형성한다. 상기 외측 스페이서막은, 도 2d에서 설명한 바와 같이, 500Å 내지 8000Å 두께의 질화막으로 형성되는 것이 바람직하다. 상기 외측 스페이서막이 형성된 반도체기판을 상기 반도체기판(100) 및 상기 게이트라인(350)의 상부면이 노출되도록 전면 식각하여 외측 스페이서(610)를 형성한다. 그 결과, 상기 산소 확산방지막 스페이서(450), 상기 내측 스페이서(530) 및 상기 외측 스페이서(610)로 구성된 게이트 스페이서가 형성된다.
도 3b를 참조하면, 도 2b에서 보는 바와 같이, 상기 게이트라인(350)이 형성된 반도체기판의 전면 상에 상기 산소 확산방지막(400)을 형성한다. 상기 산소 확산방지막(400)을 상기 반도체기판(100) 및 게이트라인(350)의 상부면이 노출되도록 전면식각하여 산소 확산방지막 스페이서(470)를 형성한다. 이때, 상기 산소 확산방지막 스페이서(470)는 상기 게이트유전막(200) 측벽에서 5Å 내지 30Å의 두께로 형성하는 것이 바람직하다.
상기 산소 확산방지막 스페이서(470)가 형성된 반도체기판의 전면 상에 상기 내측 스페이서막(도 2c의 500) 및 상기 외측 스페이서막을 순차적으로 형성한다. 그 후, 상기 내측 스페이서막(500) 및 외측 스페이서막이 형성된 반도체기판을 상기 반도체기판(100) 및 상기 게이트라인(350)의 상부면이 노출되도록 전면 식각한다. 그 결과, 상기 산소 확산방지막 스페이서(470)의 외측벽을 덮는 외측 스페이서(630) 및 상기 산소 확산방지막 스페이서(470)와 상기 외측 스페이서(630) 사이에 개재된 내측 스페이서(550)가 형성된다. 이때, 상기 내측 스페이서(550)는 상기 반도체기판(100)의 상부면과 상기 외측 스페이서(630)의 하부면 사이에 개재된 연장부를 포함한다.
도 3c를 참조하면, 도 3b를 참조하여 설명한 바와 같이, 상기 게이트라인(350)의 측벽에 상기 산소 확산방지막 스페이서(470)를 형성한다. 상기 산소 확산방지막 스페이서(470)가 형성된 반도체기판의 전면 상에 상기 내측 스페이서막(500)을 형성한다. 상기 내측 스페이서막(500)이 형성된 반도체기판을 상기 반도체기판 및 상기 게이트라인(350)의 상부면이 노출되도록 전면 식각하여 내측스페이서(570)를 형성한다. 상기 내측 스페이서(570)가 형성된 반도체기판의 전면 상에 상기 외측 스페이서막을 형성한 후, 이를 전면 식각 하여 외측 스페이서(650)을 형성한다.
상기 산소 확산방지막(400), 내측 스페이서막(500) 및 외측 스페이서(600) 형성 전후로 모스펫(MOSFET)을 형성하기 위한 LDD, 할로(halo) 및 소오스-드레인 이온주입 공정들이 적절하게 실시될 수 있다.
본 발명에 의하면, 게이트 스페이서를 형성하는 과정 또는 게이트 스페이서를 형성한 후, 고유전막으로 형성된 게이트유전막을 통해 산소가 유입되는 것을 방지할 수 있으며, 상기 게이트유전막을 통해 산소가 유입되는 것을 방지할 수 있는 모스 트랜지스터를 제공할 수 있다.
Claims (10)
- 반도체기판 상에 차례로 적층된 게이트유전막 및 게이트전극으로 구성된 게이트라인을 형성하는 단계; 및상기 게이트라인의 측벽 상에 상기 게이트 라인의 측벽을 덮는 산소 확산방지막 스페이서, 상기 산소 확산방지막 스페이서의 외측벽을 덮는 내측 스페이서 및 상기 내측 스페이서의 외측벽을 덮는 외측 스페이서로 구성된 게이트 스페이서를 형성하는 단계를 포함하는 모스 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 게이트 스페이서를 형성하는 단계는상기 게이트 라인을 갖는 반도체기판의 전면 상에 산소 확산방지막, 내측 스페이서막 및 외측 스페이서막을 차례로 형성하는 단계; 및상기 외측 스페이서막, 상기 내측 스페이서막 및 상기 산소 확산방지막을 전면 식각하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 게이트 스페이서를 형성하는 단계는상기 게이트 라인을 갖는 반도체기판의 전면 상에 산소 확산방지막 및 내측 스페이서막을 차례로 형성하는 단계;상기 내측 스페이서막 및 상기 산소 확산방지막을 전면 식각하여 상기 내측 스페이서막과 상기 산소 확산방지막으로 구성된 이중막 스페이서를 형성하는 단계; 및상기 이중막 스페이서의 외측벽을 덮는 외측 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 게이트 스페이서를 형성하는 단계는상기 게이트라인이 형성된 반도체기판의 전면 상에 산소 확산방지막을 형성하는 단계;상기 산소 확산방지막을 전면 식각하여 산소 확산방지막 스페이서를 형성하는 단계;상기 산소 확산방지막 스페이서가 형성된 반도체기판의 전면 상에 내측 스페이서막 및 외측 스페이서막을 차례로 형성하는 단계; 및상기 외측 스페이서막 및 상기 내측 스페이서막을 전면 식각하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트 스페이서를 형성하는 단계는상기 게이트라인이 형성된 반도체기판의 전면 상에 산소 확산 방지막을 형성하는 단계;상기 산소 확산 방지막을 전면 식각하여 산소 확산방지막 스페이서를 형성하는 단계;상기 산소 확산방지막 스페이서가 형성된 반도체기판의 전면 상에 내측 스페이서막을 형성하는 단계;상기 내측 스페이서막을 전면 식각하여 상기 산소 확산방지막 스페이서의 외측벽을 덮는 내측 스페이서를 형성하는 단계;상기 내측 스페이서의 외측벽을 덮는 외측 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트유전막은 BST, TiO2, Ta2O5, ZrO2, ZrSiO4, HfO2, HfSiO4, Al2O3, HfAlO, La2O3, LaAlO 또는 Y2O3막으로 형성되는 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 산소 확산방지막은 SiON 또는 SiN 막으로 형성되는 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 반도체기판 상에 차례로 적층된 게이트유전막 및 게이트전극으로 구성된 게이트라인;상기 게이트라인의 측벽에 형성된 외측 스페이서(outer spacer);상기 외측 스페이서 및 상기 게이트라인 사이에 개재된 내측 스페이서 (inner spacer); 및상기 내측 스페이서와 상기 게이트라인 사이에 개재된 산소 확산방지막 스페이서를 포함하는 모스 트랜지스터.
- 제 8 항에 있어서,상기 내측 스페이서는 상기 반도체기판의 상부면 및 상기 외측 스페이서의 하부면 사이에 개재된 연장부를 포함하는 것을 특징으로 하는 모스 트랜지스터.
- 제 8 항에 있어서,상기 산소 확산방지막 스페이서는 상기 반도체기판의 상부면 및 상기 내측 스페이서 패턴의 하부면 사이에 개재된 연장부를 포함하는 것을 특징으로 하는 모스 트랜지스터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030022392A KR100615084B1 (ko) | 2003-04-09 | 2003-04-09 | 산소 확산방지막 스페이서를 채택하는 모스 트랜지스터 및그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030022392A KR100615084B1 (ko) | 2003-04-09 | 2003-04-09 | 산소 확산방지막 스페이서를 채택하는 모스 트랜지스터 및그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| KR100615084B1 KR100615084B1 (ko) | 2006-08-22 |
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ID=37370152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100615084B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100877878B1 (ko) * | 2006-12-26 | 2009-01-12 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| KR100889551B1 (ko) * | 2007-06-25 | 2009-03-23 | 주식회사 동부하이텍 | 반도체 소자 제조방법 |
-
2003
- 2003-04-09 KR KR1020030022392A patent/KR100615084B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100877878B1 (ko) * | 2006-12-26 | 2009-01-12 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| KR100889551B1 (ko) * | 2007-06-25 | 2009-03-23 | 주식회사 동부하이텍 | 반도체 소자 제조방법 |
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| Publication number | Publication date |
|---|---|
| KR100615084B1 (ko) | 2006-08-22 |
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