KR20040084471A - A method for forming a fuse part of a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체소자의 퓨즈부 형성방법에 관한 것으로, 특히 고집적화된 반도체소자의 구조상 공정마진이 줄어듦에 따라 퓨즈부의 제2금속배선으로 형성되는 가아드링 ( guard ring ) 의 장단축 스페이스 마진 ( space margin ) 이 부족하여 쇼울더 마진 부족하고 이로 인하여 상기 제2금속배선이 노출되어 부식되는 것을 방지하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a fuse part of a semiconductor device, and in particular, as a process margin of a highly integrated semiconductor device decreases, a space margin of a short and short length of a guard ring formed of a second metal wiring of the fuse part is reduced. The present invention relates to a method for preventing corrosion due to the lack of shoulder margin and thereby the second metal wiring.
고집적화된 반도체소자를 만들게 됨에 따라 퓨즈부에 제2금속배선으로 구비되는 가아드링 단축 스페이스가 점점 줄어들어 더 이상 줄일 수 없는 한계에 도달하게 되었다.As the highly integrated semiconductor device is made, the guard ring shortening space provided as the second metal wiring in the fuse part is gradually reduced to reach a limit that cannot be further reduced.
이에 퓨즈 오픈부를 정렬하여 제2금속배선 가아드링 쇼울더 마진을 확보한 것도 작기 때문에 중첩마진이 좌우로 치우쳤을 때 상기 가아드링이 보호층 ( passivation layer ) 밖으로 노출되어 수분 흡습을 통하여 상기 가아드링이 산화됨으로써 소자의 신뢰성을 저하시키게 된다.Therefore, since the second metal wiring guard ring shoulder margin is secured by aligning the fuse opening, the guard ring is exposed to the outside of the passivation layer when the overlap margin is shifted from side to side, so that the guard ring is oxidized through moisture absorption. This lowers the reliability of the device.
도 1a 내지 도 1c는 종래기술에 따른 퓨즈부의 평면 및 단면 셈사진을 도시한 것으로서, 상기 도 1a 는 퓨즈부의 평면, 상기 도 1b 는 상기 도 1a 에 도시된 퓨즈부의 단축인 ⓐ-ⓐ 절단면을 따른 단면, 그리고 상기 도 1c 는 상기 도 1a 에 도시된 퓨즈부의 단축인 ⓑ-ⓑ 절단면을 따른 단면을 도시한다.1A to 1C illustrate a plan view and a cross-sectional schematic of a fuse unit according to the prior art, in which FIG. 1A is a plane of a fuse unit, and FIG. 1B is a short axis of the fuse unit illustrated in FIG. 1A. Fig. 1C shows a cross section along ⓑ-ⓑ cutting surface, which is a short axis of the fuse part shown in Fig. 1A.
도 2 는 상기 도 1a 의 ⓧ 부분을 상세히 도시한 평면도로서, 퓨즈부를 도시한 것이다.FIG. 2 is a plan view illustrating in detail the portion VII of FIG. 1A, illustrating the fuse unit.
상기 퓨즈부의 퓨즈 오픈부(100) 주위를 둘러싸는 제2금속배선(31)인 가아드링이 구비되고, 상기 제2금속배선(31)의 콘택플러그(29)가 구비된다.A guard ring, which is a second metal wire 31 surrounding the fuse open part 100 of the fuse part, is provided, and a contact plug 29 of the second metal wire 31 is provided.
이때, 상기 제2금속배선 콘택플러그(29)는 제1금속배선(23)과 제2금속배선(31)을 콘택시키는 역할을 한다.In this case, the second metal wiring contact plug 29 serves to contact the first metal wiring 23 and the second metal wiring 31.
도 3 은 상기 도 1a 의 ⓐ-ⓐ 절단면에 따른 단면도로서, 퓨즈부의 단축 단면을 도시한 것이다.3 is a cross-sectional view taken along the line ⓐ-ⓐ of FIG. 1A, and illustrates a uniaxial cross section of the fuse part.
도 3을 참조하면,Referring to Figure 3,
상기 퓨즈부는 다음과 같은 공정으로 형성된다.The fuse unit is formed by the following process.
먼저, 반도체기판(11) 상에 비트라인(14)이 구비되는 하부절연층(13)을 형성한다.First, a lower insulating layer 13 having a bit line 14 is formed on the semiconductor substrate 11.
상기 하부절연층(13) 상부에 퓨즈(15)를 패터닝하여 형성하고 그 상부를 평탄화시키는 제1층간절연막(17)을 형성한다.A first interlayer insulating layer 17 is formed on the lower insulating layer 13 by patterning the fuse 15 and flattening the upper portion of the fuse 15.
상기 제1층간절연막(17) 및 하부절연층(13)을 통하여 상기 비트라인(14)을 노출시키는 제1금속배선 콘택홀(19)을 형성한다.A first metal wiring contact hole 19 exposing the bit line 14 is formed through the first interlayer insulating layer 17 and the lower insulating layer 13.
상기 제1금속배선 콘택홀(19)을 매립하는 제1금속배선 콘택플러그(21)를 형성한다.A first metal wiring contact plug 21 is formed to fill the first metal wiring contact hole 19.
상기 제1금속배선 콘택플러그(21)에 접속되는 제1금속배선(23)을 형성한다.The first metal wiring 23 is formed to be connected to the first metal wiring contact plug 21.
상기 제1금속배선(23) 상부를 평탄화시키는 제2층간절연막(25)을 형성한다.A second interlayer insulating film 25 is formed to planarize an upper portion of the first metal wiring 23.
상기 제2층간절연막(25)을 통하여 상기 제1금속배선(23)을 노출시키는 제2금속배선 콘택홀(27)을 형성한다.A second metal wiring contact hole 27 exposing the first metal wiring 23 is formed through the second interlayer insulating layer 25.
상기 제2금속배선 콘택홀(27)을 매립하는 제2금속배선 콘택플러그(29)를 형성한다.A second metal wiring contact plug 29 is formed to fill the second metal wiring contact hole 27.
상기 제2금속배선 콘택플러그(29)를 통하여 상기 제1금속배선(23)에 접속되는 제2금속배선(31)인 가아드링을 형성한다.A guard ring, which is a second metal wiring 31 connected to the first metal wiring 23 through the second metal wiring contact plug 29, is formed.
상기 가아드링을 포함한 전체표면상부에 보호층(33)을 형성하고 그 상부에 PIX 층(35)을 형성한다. 이때, 상기 PIX 층(35)은 감광성 PIQ를 이용하여 형성한 것으로, 칩의 보호막으로 사용되는 것이다.A protective layer 33 is formed on the entire surface including the guard ring, and a PIX layer 35 is formed thereon. In this case, the PIX layer 35 is formed by using the photosensitive PIQ, and is used as a protective film of the chip.
후속 공정으로, 퓨즈용 마스크(도시안됨)를 이용하여 상기 퓨즈(15) 오픈부 상의 절연막인 PIX 층(35), 보호층(33), 제2층간절연막(25) 및 소정두께의 제1층간절연막(17)을 식각하여 상기 퓨즈(15) 상부에 상기 제1층간절연막(17)이 3000 ∼ 5000 Å 의 두께로 남는다.In a subsequent process, a PIX layer 35, an insulating layer 33, a second interlayer insulating film 25, and a first layer having a predetermined thickness, which are insulating films on the open portion of the fuse 15, are formed using a fuse mask (not shown). The insulating film 17 is etched to leave the first interlayer insulating film 17 on the fuse 15 at a thickness of 3000 to 5000 kPa.
이때, 상기 오픈 공정으로 오픈된 보호층(33)과 상기 가아드링인 제2금속배선(31)의 쇼울더 부분은 ⓨ 와 같은 공정마진을 갖는다. 상기 ⓨ 부분의 가아드링인 제2금속배선(31) 표면에 형성된 보호층(33)은 5000 Å 이하의 두께로 구비된다.In this case, the shoulder portion of the protective layer 33 opened by the open process and the second metal wiring 31 as the guard ring has a process margin such as ⓨ. The protective layer 33 formed on the surface of the second metal wiring 31, which is the guard ring of the c region, is provided with a thickness of 5000 kPa or less.
또한, 상기 퓨즈 오픈부를 기준으로 서로 마주보는 가아드링인 제2금속배선(31) 간의 거리는 7 ㎛ 이하로 유지된다.In addition, the distance between the second metal wiring 31 which is the guard ring facing each other based on the fuse opening is maintained at 7 μm or less.
그러나, 일반적으로 퓨즈부의 가아드링인 제2금속배선(31)간의 거리는 7 ㎛ 이상으로 구비되고, 상기 제2금속배선(31) 표면의 절연막인 보호층(33)의 두께는 오정렬을 감안하여 5000 Å 이상의 두께로 구비되어야 소자의 특성을 방지할 수 있다.However, in general, the distance between the second metal wiring 31, which is the guard ring of the fuse part, is 7 μm or more, and the thickness of the protective layer 33, which is an insulating film on the surface of the second metal wiring 31, is 5000 in view of misalignment. The thickness of more than 되어야 should be provided to prevent the characteristics of the device.
상기한 바와 같이 종래기술에 따른 반도체소자의 퓨즈부 형성방법은,As described above, a method of forming a fuse part of a semiconductor device according to the related art,
퓨즈부의 가아드링 역할을 하는 제2금속배선간의 거리가 너무 짧고, 상기 제2금속배선 표면에 구비되는 보호층의 두께가 너무 얇게 디자인되어 있어 오정렬에 의한 퓨즈부 식각 공정시 가아드링인 제2금속배선이 손상될 수 있고, 그에 따른 소자의 특성 및 신뢰성이 저하되는 문제점이 있다.The second metal wiring, which serves as a guard ring of the fuse part, is too short, and the thickness of the protective layer provided on the surface of the second metal wiring is too thin, so that the second metal, which is the guard ring during the etching process of the fuse part due to misalignment, is designed. There is a problem that the wiring may be damaged, and thus the characteristics and reliability of the device are deteriorated.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여, 제1금속배선콘택플러그와 중첩되도록 제2금속배선 콘택마스크를 수정 제작하고, 제2금속배선의 퓨즈 오픈부 측을 소정폭 제거한 제2금속배선 마스크를 제작한 다음, 이들을 이용하여 제2금속배선을 형성함으로써 쇼울더 공정마진을 증가시켜 소자의 특성 및 신뢰성을 향상시킬 수 있고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 퓨즈부 형성방법을 제공하는데 그 목적이 있다.According to the present invention, in order to solve the problems according to the related art, a second metal wiring contact mask is modified to be manufactured so as to overlap with the first metal wiring contact plug, and the second width of the fuse opening portion of the second metal wiring is removed. After fabricating a metal wiring mask, the second metal wiring is used to form a second metal wiring, thereby increasing the shoulder process margin, thereby improving the characteristics and reliability of the device, thereby forming a fuse part of the semiconductor device. The purpose is to provide a method.
도 1a 내지 도 1c 는 종래기술에 따른 퓨즈부의 평면 및 단면 셈사진.1A to 1C are plan and cross-sectional schematics of a fuse unit according to the prior art.
도 2 는 상기 도 1a 의 ⓧ 부분을 도시한 평면도.Fig. 2 is a plan view showing the ⓧ portion of Fig. 1A.
도 3 은 상기 도 1a 의 ⓐ-ⓐ 절단면을 따라 도시한 단면도.3 is a cross-sectional view taken along the line ⓐ-ⓐ in FIG. 1A.
도 4a 및 도 4b 는 본 발명에 따라 형성된 퓨즈부의 단축 및 장축의 단면 셈사진.4A and 4B are cross-sectional schematics of short and long axes of fuse portions formed in accordance with the present invention;
도 5 는 상기 도 1a 의 ⓧ 부분을 본 발명에 따라 도시한 평면도.Fig. 5 is a plan view showing the ⓧ part of Fig. 1A in accordance with the present invention;
도 6 은 상기 도 1a 의 ⓐ-ⓐ 절단면을 본 발명에 따라 도시한 단면도.FIG. 6 is a cross-sectional view of the cutting plane taken along line ⓐ-ⓐ in FIG. 1A; FIG.
도 7 은 폴리이미드 ( polymide, PIX ) 층 디스컴 ( de-scum ) 완료후 퓨즈부의 단면사시 셈사진.FIG. 7 is a cross-sectional perspective view of a fuse part after completion of a polymide (PIX) layer descum; FIG.
도 8 은 PIX 층 디스컴 ( de-scum ) 완료후 퓨즈부의 단면 셈사진.8 is a cross-sectional schematic of the fuse portion after completion of the PIX layer de-scum.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
11,51 : 반도체기판 13,53 : 하부절연층11,51: semiconductor substrate 13,53: lower insulating layer
14,54 : 비트라인 15,55 : 퓨즈14,54: bit line 15,55: fuse
17,57 : 제1층간절연막 19,59 : 제1금속배선 콘택홀17,57: first interlayer insulating film 19,59: first metal wiring contact hole
21,61 : 제1금속배선 콘택플러그 23,63 : 제1금속배선21,61: First metal wiring contact plug 23,63: First metal wiring
25,65 : 제2층간절연막 27,67 : 제2금속배선 콘택홀25,65: Second interlayer insulating film 27,67: Second metal wiring contact hole
29,69 : 제2금속배선 콘택플러그 31,71 : 제2금속배선29,69: Second metal wiring contact plug 31,71: Second metal wiring
33,73 : 보호층 35,75 : PIX 층33,73: protective layer 35,75: PIX layer
100,200 : 퓨즈 오픈부100,200: Fuse open part
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 퓨즈부 형성방법은,In order to achieve the above object, a method of forming a fuse part of a semiconductor device according to the present invention includes
퓨즈가 구비되는 하부절연층 상부에 제1금속배선을 형성하는 공정과,Forming a first metal wiring on the lower insulating layer provided with a fuse;
상기 제1금속배선에 비아콘택된 제2금속배선으로 퓨즈 오픈부 주변에 직사각형 구조의 가아드링을 형성하되,The second metal wiring via contact with the first metal wiring to form a guard ring of a rectangular structure around the fuse opening,
상기 제2금속배선의 콘택플러그는 상기 제1금속배선 콘택플러그 상부에 중첩시켜 형성하고,The contact plug of the second metal wiring is formed by overlapping the upper portion of the first metal wiring contact plug,
상기 제2금속배선은 상기 퓨즈 오픈부 측을 소정폭 식각하여 형성하는 것과,The second metal wiring is formed by etching a predetermined width of the fuse opening portion,
상기 제2금속배선 콘택플러그는 제1금속배선 콘택마스크를 이용하여 형성하는 것과,The second metal wiring contact plug is formed using a first metal wiring contact mask,
상기 소정폭은 5000 Å 이상인 것을 특징으로 한다.The predetermined width is characterized in that more than 5000 kHz.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 4a 및 도 4b 는 본 발명에 따라 반도체소자의 퓨즈부를 도시한 단면 셈사진으로서, 상기 도 4a 는 종래기술 도 1a 의 ⓐ-ⓐ 절단면을 따라 도시한 것이고, 상기 도 4b 는 종래기술 도 1a 의 ⓑ-ⓑ 절단면을 따라 도시한 것이다.4A and 4B are cross-sectional schematics illustrating a fuse part of a semiconductor device according to the present invention, in which FIG. 4A is a view along the section ⓐ-ⓐ of FIG. 1A of the prior art, and FIG. 4B is the prior art of FIG. Ⓑ-ⓑ is shown along the cutting plane.
도 5 및 도 6 은 종래기술의 도 2 및 도 3 과 같이 상기 도 1a 의 ⓧ 부분을 상세히 도시한 평면도와, 상기 도 1a 의 ⓐ-ⓐ 절단면에 따른 단면도를 도시한다.5 and 6 are a plan view showing in detail the ⓧ portion of Figure 1a as shown in Figures 2 and 3 of the prior art, and a cross-sectional view taken along the line ⓐ-ⓐ of Figure 1a.
도 5 및 도 6 을 참조하면, 반도체기판(51) 상에 비트라인(54)이 구비되는 하부절연층(53)을 형성한다.5 and 6, a lower insulating layer 53 having a bit line 54 is formed on the semiconductor substrate 51.
상기 하부절연층(53) 상부에 퓨즈(55)를 패터닝하여 형성하고 그 상부를 평탄화시키는 제1층간절연막(57)을 형성한다.A first interlayer insulating layer 57 is formed on the lower insulating layer 53 by patterning the fuse 55 and flattening the upper portion of the fuse 55.
상기 제1층간절연막(57) 및 하부절연층(53)을 통하여 상기 비트라인(54)을 노출시키는 제1금속배선 콘택홀(59)을 형성한다.A first metal wiring contact hole 59 exposing the bit line 54 is formed through the first interlayer insulating layer 57 and the lower insulating layer 53.
상기 제1금속배선 콘택홀(59)을 매립하는 제1금속배선 콘택플러그(61)를 형성한다.A first metal wiring contact plug 61 is formed to fill the first metal wiring contact hole 59.
상기 제1금속배선 콘택플러그(61)에 접속되는 제1금속배선(63)을 형성한다.A first metal wiring 63 connected to the first metal wiring contact plug 61 is formed.
상기 제1금속배선(63) 상부를 평탄화시키는 제2층간절연막(65)을 형성한다.A second interlayer insulating film 65 is formed to planarize the upper portion of the first metal wiring 63.
상기 제2층간절연막(65)을 통하여 상기 제1금속배선(63)을 노출시키는 제2금속배선 콘택홀(67)을 형성한다. 이때, 상기 제2금속배선 콘택홀(67)은 제1금속배선 콘택마스크와 동일하게 디자인된 제2금속배선 콘택마스크를 이용한 사진식각공정으로 형성한다.A second metal wiring contact hole 67 exposing the first metal wiring 63 is formed through the second interlayer insulating layer 65. In this case, the second metal wiring contact hole 67 is formed by a photolithography process using a second metal wiring contact mask designed in the same manner as the first metal wiring contact mask.
상기 제2금속배선 콘택홀(67)을 매립하는 제2금속배선 콘택플러그(69)를 형성한다.A second metal wiring contact plug 69 is formed to fill the second metal wiring contact hole 67.
상기 제2금속배선 콘택플러그(69)를 통하여 상기 제1금속배선(63)에 접속되는 제2금속배선(71)인 가아드링을 형성한다. 이때, 상기 제2금속배선(71)은 종래기술의 제2금속배선 마스크에서 퓨즈 오픈부(200) 측을 5000 Å 이상 작아진 크기로 디자인된 제2금속배선 마스크를 디자인하고 이를 이용하여 제2금속배선(71)인 가아드링을 형성함으로써 상기 제2금속배선(71)의 쇼울더 마진을 5000 Å 이상으로 확보할 수 있으며, 가아드링인 제2금속배선(71) 간의 거리를 확보할 수 있다.A guard ring, which is a second metal wiring 71 connected to the first metal wiring 63 through the second metal wiring contact plug 69, is formed. In this case, the second metal wiring 71 design a second metal wiring mask designed to have a size smaller than 5000 Å on the fuse open portion 200 side in the second metal wiring mask of the prior art and using the second metal wiring mask to design the second metal wiring mask. By forming the guard ring, which is the metal wiring 71, the shoulder margin of the second metal wiring 71 can be ensured to be 5000 Å or more, and the distance between the second metal wiring 71, which is the guard ring, can be secured.
상기 가아드링을 포함한 전체표면상부에 보호층(73)을 형성하고 그 상부에PIX 층(75)을 형성한다. 이때, 상기 PIX 층(75)은 감광성 PIQ ( Polyimide Isoindoro-Quinazorindione ) 를 이용하여 형성한 것으로, 칩의 보호막으로 사용되는 것이다. 상기 감광성 PIQ 는 일반적인 폴리이미드를 말하는 것이다.A protective layer 73 is formed on the entire surface including the guard ring, and a PIX layer 75 is formed thereon. In this case, the PIX layer 75 is formed by using photosensitive PIQ (Polyimide Isoindoro-Quinazorindione), and is used as a protective film of the chip. The photosensitive PIQ refers to a general polyimide.
후속 공정으로, 퓨즈용 마스크(도시안됨)를 이용하여 상기 퓨즈(55) 오픈부 상의 절연막인 PIX 층(75), 보호층(73), 제2층간절연막(65) 및 소정두께의 제1층간절연막(57)을 식각하여 상기 퓨즈(55) 상부에 상기 제1층간절연막(57)이 3000 ~5000 Å 의 두께로 남는다.In a subsequent process, the PIX layer 75, the protective layer 73, the second interlayer insulating film 65, and the first layer having a predetermined thickness, which are insulating films on the open portion of the fuse 55, are formed using a fuse mask (not shown). The insulating layer 57 is etched to leave the first interlayer insulating layer 57 on the fuse 55 at a thickness of 3000 to 5000 Å.
이때, 상기 퓨즈 오픈부를 기준으로 서로 마주보는 가아드링인 제2금속배선(31) 간의 거리는 7 ㎛ 이상으로 유지할 수 있다.At this time, the distance between the second metal wiring 31 which is the guard ring facing each other based on the fuse open part may be maintained at 7 μm or more.
도 7 는 PIX 층(75)의 디스컴 ( de-scum ) 까지 실시한 후, 즉 PIX 식각공정 전 퓨즈부의 단면사시 셈사진이다.7 is a cross-sectional perspective view of the fuse portion after the de-scum of the PIX layer 75, that is, before the PIX etching process.
도 8 은 PIX 층(75)의 디스컴 ( de-scum ) 까지 실시한 후, 즉 PIX 식각공정 전 퓨즈부의 단면 셈사진이다.8 is a cross-sectional schematic of the fuse part after the de-scum of the PIX layer 75, that is, before the PIX etching process.
여기서, 점선은 상기 PIX 층(75)의 식각공정후 예상 프로파일을 도시한 것이다.Here, the dotted line shows the expected profile after the etching process of the PIX layer 75.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 퓨즈부 형성방법은, 가아드링인 제2금속배선의 단축 스페이스를 증가시켜 상기 가아드링의 쇼울더 마진을 확보함으로써 퓨즈부 식각 공정시 상기 가아드링이 오픈되는 현상을 방지할 수 있어 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.As described above, in the method of forming the fuse part of the semiconductor device according to the present invention, the guard ring is opened during the etching of the fuse part by increasing the short axis space of the second metal wiring, which is the guard ring, to secure shoulder margin of the guard ring. It is possible to prevent the phenomenon is to provide an effect that can improve the characteristics and reliability of the semiconductor device.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030019587A KR20040084471A (en) | 2003-03-28 | 2003-03-28 | A method for forming a fuse part of a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030019587A KR20040084471A (en) | 2003-03-28 | 2003-03-28 | A method for forming a fuse part of a semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040084471A true KR20040084471A (en) | 2004-10-06 |
Family
ID=37368038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030019587A KR20040084471A (en) | 2003-03-28 | 2003-03-28 | A method for forming a fuse part of a semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040084471A (en) |
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- 2003-03-28 KR KR1020030019587A patent/KR20040084471A/en not_active Application Discontinuation
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| WITN | Withdrawal due to no request for examination |