KR20040077051A - 미세패턴 형성방법 - Google Patents

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Abstract

식각 선택비를 확보하여 하드마스크의 손상을 방지할 수 있는 미세패턴 형성방법이 개시되어 있다. 반도체 기판 상에 적층된 도전막 및 절연막 상에 상기 절연막의 일부 영역을 덮도록 제1폭을 갖는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 이용하고 CF4, Ar, CO 및 O2로 이루어진 식각 기체를 제공하여 노출된 상기 절연막을 이방성 식각함으로서 상기 제1폭보다 좁은 제2폭을 갖는 절연막 패턴을 형성한다. 상기 절연막 패턴 상에 남은 포토레지스트 패턴을 제거하고, 상기 절연막 패턴을 이용하여 하부에 노출된 상기 도전막을 이방성 식각함으로서 도전막 패턴을 형성한다. 상기 절연막 패턴을 제거하여 미세패턴을 형성한다. 이와 같이, 포토레지스트에 대한 하드 마스크의 식각 선택비를 확보하여 하드 마스크의 손상을 방지함으로서 미세패턴 형성시 신뢰성을 향상시킬 수 있다.

Description

미세패턴 형성방법{METHOD OF FORMING FINE PATTERN}
본 발명은 미세 패턴 형성방법에 관한 것으로, 보다 상세하게는 하드 마스크의 불필요한 침식을 방지함으로서 후속 패턴의 식각시 신뢰성을 확보할 수 있는 미세 패턴 형성방법에 관한 것이다.
최근, 급속도로 성장하는 정보화 사회에 있어서, 다양한 기술의 발전과 함께 대량의 정보를 보다 빠르게 처리하기 위해 반도체 장치는 고집적화 되고 있다. 따라서, 더 많은 패턴을 반도체 기판 상에 형성하기 위해 패턴 간격 및 패턴의 폭이 좁아지고 있는 추세이다.
특히, 반도체 소자의 디자인 룰(design rule)이 100nm 이하로 줄어들면서, 패턴을 형성할 수 있는 공간은 더욱 협소해지기고 있다.
일반적으로, 반도체 소자의 패턴을 형성하기 위해서, 웨이퍼(wafer) 상에 게이트 산화막(gate oxide)을 형성한 후, 상기 게이트 산화막 상에 도핑된 폴리실리콘(doped polysilicon)막을 형성한다. 상기 도핑된 폴리실리콘막 상에는 하나 이상의 절연물질을 순차적으로 도포한다. 상기 절연물질을 도포하여 형성된 막들은 사진 식각 공정에서 패턴을 형성할 영역에 대한 노광 도중, 빛이 반사되는 것을 방지하는 반사 방지막(anti-reflective layer;ARL)을 포함하여 이루어진 식각용 하드마스크(hard mask)이다. 상기 하드 마스크 상에 포토레지스트를 도포하고, 노광(exposure), 현상(develop) 및 식각(etch) 공정에 의해 형성하고자 하는 모양으로 포토레지스트 패턴을 형성한다.
상기 포로테지스트 패턴은 공정 한계 상, 약 100nm 이하의 미세 패턴으로 형성하기 어려우므로, 상기 포토레지스트 패턴을 이용하여 하부에 노출된 하드 마스크를 식각할 때, 상기 하드 마스크의 측면 식각량을 증가시켜 상기 하드 마스크 패턴을 미세하게 형성한다. 상기 하드 마스크의 식각은 CF4, CHF3, O2및 Ar 등의 기체를 사용하여 진행된다. 이와 같이 형성된, 상기 하드 마스크 패턴을 이용하여 하부의 도핑된 폴리실리콘막을 패터닝함으로서 게이트 전극을 비롯한 각종 배선용 패턴을 형성한다. 미국 특허 US5,021,121 및 US5,022,958에 CHF3기체를 이용한 식각 방법이 개시되어 있다.
상기 CHF3기체를 이용한 식각 방법은 식각 도중 포토레지스트와 식각 기체의 반응에 의해 형성된 부산물인 폴리머의 발생으로 패턴의 임계치수(Critical Dimension;CD)가 증가한다. 이를 방지하기 위해, 측면 식각률이 뛰어난 O2의 양을 증가시키면, 노출된 하드 마스크 뿐만 아니라, 포토레지스트 패턴까지 과도하게 식각되어 상기 포토레지스트 패턴에 의해 덮여 있어야 할 하드 마스크까지 침식되기 싶다.
디자인 룰이 축소되면서, 미세한 패턴을 구현하기 위해, 포토레지스트 패턴의 두께는 낮아지고 있다. 반면, 자기 정렬 콘택(Self-Aligned Contact;SAC Contact) 공정과 같은 식각 공정 중에 패턴을 보호하기 위해, 상기 패턴을 보호하기 위한 식각용 하드마스크(hard mask)의 높이는 오히려 높아지고 있는 추세이다.
따라서, 상기 하드마스크의 높이가 높아질수록 상기 패턴간의 매립할 영역의 종횡비가 증가하여 갭 매립이 어려울 뿐만 아니라, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 하드 마스크 패턴을 형성하는 동안 상기 하드 마스크 패턴이 침식된다. 상기 하드 마스크 패턴이 침식되어 충분한 두께를 확보하기 못하면, 하부에 도전막을 식각하는 동안 상기 하드 마스크 패턴이 식각되어 도전 패턴을 정상적으로 형성하기 전에 상기 하드 마스크 패턴이 제거될 수 있다. 또한, 상기 하드 마스크 패턴의 형상이 균일하지 않게 형성되면, 하부에 게이트 전극 등 도전 패턴 형성시 상기 하드 마스크 패턴과 같이 균일하지 않게 패터닝되어 전기적 특성이 일정하지 않게 된다. 따라서, 반도체 소자의 신뢰성을 저하시키게 된다.
따라서, 본 발명의 목적은 하부 마스크의 침식을 방지하여 패턴을 균일하게 형성함으로서 신뢰성있는 미세 패턴 형성방법을 제공하는 것이다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 단면도이다.
도 2는 일반적인 식각기체를 이용하여 형성한 반도체 소자의 일부분에 대한 단면 주사 전자 현미경(Scanning Electron Microscope ; SEM) 사진이다.
도 3은 본 발명의 실시예에 의한 반도체 소자의 일부부에 대한 단면 주사 전자 현미경(Scanning Electron Microscope ; SEM) 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판 110 : 게이트 산화막
120 : 도핑된 폴리실리콘막 125 : 게이트 전극
130 : 하드 마스크 135 : 하드 마스크 패턴
140 : 제1 포토레지스트 패턴 145 : 제2 포토레지스트 패턴
235 : 하드 마스크 패턴 245 : 제2 포토레지스트 패턴
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 적층된 도전막 및 절연막 상에 상기 절연막의 일부 영역을 덮도록 제1폭을 갖는 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각 마스크로 이용하고 CF4, Ar, CO 및 O2로 이루어진 식각 기체를 제공하여 노출된 상기 절연막을 이방성 식각함으로서 상기 제1폭보다 좁은 제2폭을 갖는 절연막 패턴을 형성하는 단계, 상기 절연막 패턴 상에 남은 포토레지스트 패턴을 제거하는 단계, 상기 절연막 패턴을 이용하여 하부에 노출된 상기 도전막을 이방성 식각함으로서 도전막 패턴을 형성하는 단계 및 상기 절연막 패턴을 제거하는 단계를 포함하는 반도체 소자의 미세 패턴 형성방법을 제공한다.
이와 같이, 포토레지스트에 대한 하드 마스크의 식각 선택비를 확보하여 하드 마스크의 손상을 방지함으로서 미세패턴 형성시 재현성을 확보하여 반도체 소자의 신뢰성을 향상시킬 수 있다.
이하, 본 발명을 상세히 설명한다.
반도체 기판 상에 적층된 도전막 및 절연막 상에 상기 절연막의 일부 영역을 덮도록 제1폭을 갖는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴은 300nm 이하의 높이를 갖도록 형성되고, 상기 절연막은 실리콘 나이트라이트 또는 실리콘 옥시 나이트라이드로 이루어진다.
상기 포토레지스트 패턴을 식각 마스크로 이용하고 CF4, Ar, CO 및 O2로 이루어진 식각 기체를 제공하여 노출된 상기 절연막을 이방성 식각함으로서 상기 제1폭보다 좁은 제2폭을 갖는 절연막 패턴을 형성한다. 이때, 상기 제2폭은 상기 제1폭 보다 20% 이상 좁게 형성한다.
상기 절연막 패턴 상에 남은 포토레지스트 패턴을 제거한다.
상기 절연막 패턴을 이용하여 하부에 노출된 상기 도전막을 이방성 식각함으로서 도전막 패턴을 형성하고, 상기 절연막 패턴을 제거하여 반도체 소자의 미세 패턴을 형성한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 게이트 산화막(110), 도핑된 폴리실리콘막(120) 및 하드 마스크막(130)을 순차적으로 형성한다. 상기 하드 마스크막은 실리콘 나이트라이드(SiN) 또는 실리콘 옥시 나이트라이드(SiON)로 이루어진다. 상기 하드 마스크막(130) 상에 포토레지스트를 도포하여 포토레지스트막(미도시)을 형성한다. 상기 포토레지스트막 상에 형성하고자 하는 모양을 갖는 포토 마스크를 위치시키고, 상기 포토 마스크를 통해 상기 포토레지스트막에 대해 광을 조사하여, 상기 포토레지스트를 선택적으로 광반응시킨다.
이와 같은 노광 공정은 초고해상도 미세가공을 위해서 KrF(파장 248㎚) 또는 ArF(파장 193㎚) 고출력 엑사이머 레이저를 이용한다. 상기 선택적으로 광반응된 포토레지스트막을 통상의 현상 공정에 의해 현상하여 제1폭(a)을 갖는 제1 포토레지스트 패턴(140)을 형성한다.
이때, 상기 제1 포토레지스트 패턴(140)의 높이는 약 300nm 이하로 형성한다.
반도체 소자의 디자인 룰이 축소되면서 형성하고자 하는 패턴의 폭은 급속도로 감소하고 있다. 따라서, 좁은 패턴을 형성하기 위해서는 사진 공정을 진행하기 위한 마진(margin)을 확보하기 위해 패턴이 좁아진 만큼, 포토레지스트 패턴의 높이를 낮추어 사진 공정의 정확도를 향상시켜야 한다. 포토레지스트 패턴의 높이가 약 300nm를 초과하게 되면, 상기 포토레지스트 패턴의 높이에 의해 하부로 그림자 효과(shadow effect)가 발생하여 설계된 포토레지스트 패턴의 폭과 상이한 폭을 갖는 패턴이 형성될 위험이 증가한다. 따라서, 상기 제1 포토레지스트 패턴(140)의높이는 약 300nm 이하로 형성하는 것이 바람직하다.
도 1b를 참조하면, 상기 제1 포토레지스트 패턴(140)에 의해 노출된 하드 마스크막(130)으로 CF4, Ar, CO 및 O2로 이루어진 식각 기체를 제공하여 플라즈마(plasma) 식각함으로서 상기 제1폭(a) 보다 약 20% 작은 제2폭(b)을 갖는 하드 마스크 패턴(135)을 형성한다.
상기 Ar을 운반 기체(carrier gas)로 이용하여 상기 CF4및O2를 제공함으로서 상기 하드 마스크막을 식각한다. 이때, 상기 CF4에 의해 패턴되는 상기 하드 마스크 패턴 측벽에 부산물이 형성되어 임계치수가 증가될 수 있으므로, O2를 충분히 제공하여 상기 하드 마스크 패턴의 측벽을 식각함으로서 상기 하드 마스크 패턴의 임계치수를 감소시킨다.
도 2는 일반적인 식각기체를 이용하여 형성한 반도체 소자의 일부분에 대한 단면 주사 전자 현미경(Scanning Electron Microscope ; SEM) 사진이다.
상기 도 2를 참조하면, 일반적으로, 포토레지스트에 대한 하드 마스크를 이루고 있는 절연물의 식각 선택비는 약 1:1.5 이하로서 하드 마스크가 식각되는 만큼, 포토레지스트도 식각된다. 따라서, 원하는 선폭의 하드 마스크막 패턴(235)을 형성하게 되면, 포토레지스트막 패턴(245)이 과도하게 식각되어 하드 마스크막 패턴이 불안정하게 형성될 수 있다.
도 3은 본 발명의 실시예에 의한 반도체 소자의 일부부에 대한 단면 주사 전자 현미경(Scanning Electron Microscope ; SEM) 사진이다.
도 3을 참조하면, 상기 식각 기체는 CO를 제공함으로서, 식각 도중 상기 CO 및 포토레지스트간의 반응에 의해 폴리머를 형성한다. 상기 폴리머는 패턴의 측벽에 비해 패턴 상부면에 다량 형성되어 상기 제1 포토레지스트 패턴의 상부면을 보호한다. 따라서, 식각에 의해 상기 제1 포토레지스트 패턴의 선폭이 줄어들어 제2 포토레지스트 패턴(145)이 형성될 때, 상부로의 손상이 발생하지 않아 상기 제2 포토레지스트 패턴(145) 하부에 존재하는 상기 하드 마스크 패턴(135)이 불필요하게 식각되는 것을 방지할 수 있다. 즉, 포토레지스트에 대한 하드 마스크의 식각 선택비를 최소 약 1:2.5 이상까지 확보할 수 있다.
즉, 일반적인 식각 방법과 같이 선폭을 감소시키면서도 포토레지스트를 과도하게 식각하지 않으므로, 하부의 하드 마스크 패턴을 안정적으로 형성할 수 있다.
도 1c를 참조하면, 상기 제2 포토레지스트 패턴(145)를 에싱 및 스트립 공정에 의해 제거하여 하드 마스크 패턴(135)만을 상기 도핑된 폴리실리콘막(120) 상에 노출시킨다.
도 1d를 참조하면, 상기 하드 마스크 패턴(135)을 이용하여 하부에 노출된 상기 도핑된 폴리실리콘막(120)을 상기 게이트 산화막(110)이 노출되기까지 식각함으로서 게이트 전극(125)을 형성한다. 따라서, 약 100nm 이하의 폭을 갖는 게이트 산화막을 형성할 수 있다.
상기 실시예에 의한 식각방법은 비트라인 등과 같은 반도체 소자 내에 사용되는 배성형성 과정에 사용할 수 있다.
상술한 바와 같이 본 발명에 의하면, 하드 마스크 패턴 형성시, CF4, Ar, CO 및 O2로 이루어진 식각기체를 사용하여 포토레지스트에 대한 하드 마스크의 식각 선택비를 확보한다. 따라서, 하드 마스크 패턴의 폭을 감소시키면서도, 하드 마스크 상부면의 침식을 방지한다.
이와 같이, 포토레지스트에 대한 하드 마스크의 선택비를 확보함으로써, 미세 패턴 형성시 재현성을 확보할 수 있다. 따라서, 재현성 있는 미세 패턴을 형성함으로서 반도체 소자의 신뢰성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

  1. 반도체 기판 상에 도전막 및 절연막을 적층하는 단계;
    상기 절연막 상에 상기 절연막의 일부 영역을 덮도록 제1폭을 갖는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 이용하고 CF4, Ar, CO 및 O2로 이루어진 식각 기체를 제공하여 상기 포토레지스트 패턴의 상부면을 보호하면서 노출된 상기 절연막을 이방성 식각하여 상기 제1폭보다 좁은 제2폭을 갖는 절연막 패턴을 형성하는 단계;
    상기 절연막 패턴 상에 남은 포토레지스트 패턴을 제거하는 단계;
    상기 절연막 패턴을 이용하여 하부에 노출된 상기 도전막을 이방성 식각함으로서 도전막 패턴을 형성하는 단계; 및
    상기 절연막 패턴을 제거하는 단계를 포함하는 반도체 소자의 미세 패턴 형성방법.
  2. 제1항에 있어서, 상기 제2폭은 상기 제1폭 보다 20% 이상 좁은 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  3. 제1항에 있어서, 상기 포토레지스트 패턴은 300nm 이하의 높이를 갖는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  4. 제1항에 있어서, 상기 도전막 패턴은 100nm의 선폭을 갖도록 식각되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  5. 제1항에 있어서, 상기 절연막 패턴은 실리콘 나이트라이드 또는 실리콘 옥시 나이트라이드로 이루어진 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
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* Cited by examiner, † Cited by third party
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US11562908B2 (en) 2020-04-28 2023-01-24 International Business Machines Corporation Dielectric structure to prevent hard mask erosion

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