KR20040069073A - 증가장치 - Google Patents

Abstract

본 발명은 속도 저하를 최소화하면서 면적과 전력소모를 줄일 수 있는 일 증가장치를 제공하기 위한 것으로, 이를 위해 본 발명은, 0 내지 K-1(K는 자연수)의 K비트를 갖는 입력 데이타의 최하위 비트로부터 첫번째 나타나는 "0"을 찾기 위해 상기 입력 데이타의 K비트 중 각 1 내지 K-1 비트에 해당하는 K-1개의 "0" 검출 여부를 나타내는 검출신호를 출력하는 검출부; 및 상기 각 K-1개의 검출신호에 의해 상기 각 검출신호에 해당하는 상기 입력 데이타의 각 해당 비트를 선택적으로 반전 또는 비반전된 값으로 출력하는 선택 및 출력부를 포함하는 일 증가장치를 제공한다.

Description

증가장치{Incrementor}

본 발명은 증가장치에 관한 것으로, 특히 N 비트의 덧셈기에 비해 속도 저하를 최소화하면서 면적과 전력소모를 최소화할 수 있는 일 증가장치에 관한 것이다.

휴대 IT(Information Technology) 시장이 빠르게 발전됨에 따라 속도가 빠른산술 연산기 뿐만아니라 면적이 작고 전력소모가 적은 산술 연산기가 필요하게 되었다. 아울러 디지탈 산술 연산회로(Digital arithmethic circuit)를 설계할 때 하나의 비트를 더하는 경우가 종종 생긴다. 이러한 명령어를 수행하기 위해서 현재 덧셈기를 사용하고 있다.

예컨대, 덧셈기는 하나의 비트를 N 비트의 수에 더할 때(N+1인 경우), N 비트의 덧셈기가 필요하였다. 이렇듯 단순한 하나의 비트 증가를 수행하기 위해 사용되는 N 비트의 덧셈기는 면적이 크고 전력 소모가 많다.

하지만, 증가장치(Incrementor)에 따른 대안 회로로는 N 비트의 덧셈기 이외에는 없는 것이 현실이므로 이에 대한 대안이 필요한 실정이다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 속도 저하를 최소화하면서 면적과 전력소모를 줄일 수 있는 일 증가장치를 제공하는 것을 그 목적으로 한다.

도 1은 보수이론의 두가지 예를 도시한 도면.

도 2는 본 발명의 일실시예에 따른 일 증가장치를 도시한 상세 회로도.

* 도면의 주요부분에 대한 부호의 설명 *

200 : 검출부 210 : 선택 및 출력부

200-1 ∼ 200-(k-1) : 앤드게이트 210-1 ∼ 210-(k-1) : 멀티플렉서

N0 ∼ Nk-1 : 입력 데이타 C1 ∼ Ck-1 : 검출신호

S0 ∼ Sk-1 : 출력신호 INV : 인버터

상기 목적을 달성하기 위하여 본 발명은, 0 내지 K-1(K는 자연수)의 K비트를 갖는 입력 데이타의 최하위 비트로부터 첫번째 나타나는 "0"을 찾기 위해 상기 입력 데이타의 K비트 중 각 1 내지 K-1 비트에 해당하는 K-1개의 "0" 검출 여부를 나타내는 검출신호를 출력하는 검출부; 및 상기 각 K-1개의 검출신호에 의해 상기 각검출신호에 해당하는 상기 입력 데이타의 각 해당 비트를 선택적으로 반전 또는 비반전된 값으로 출력하는 선택 및 출력부를 포함하는 일 증가장치를 제공한다.

본 발명은 하나의 비트를 증가하는 경우 기존의 덧셈기에 비해 속도 저하를 최소화하면서 면적과 전력소모를 줄이기 위해서 새론운 구조의 증가기를 제안하였는 바, 본 발명의 증가기는 속도, 면적 및 전력소모를 모두 중요하게 여겨지는 여러 분야로의 응용이 가능하다.

이를 위해 본 발명은 보수이론을 적용하였다.

"1" 증가회로를 효과적으로 디자인하기 위해서는 보수이론이 사용되며, 이 이론은 다음과 같이 정의된다.

즉, n비트의 이진 숫자에 "1"을 더하는 것은 이진 숫자의 가장 낮은 비트부터 첫번째 "0"이 발견될 때까지 보수를 취하는 것을 말한다.

도 1은 보수이론의 두가지 예를 도시한 도면이다.

도 1에서 볼 수 있듯이 합의 가장 낮은 비트에서부터 처음 "0"이 발견되는 노드가지의 비트는 보수를 취하고, "0"이 발견되는 이후 노드의 비트는 이전 값을 그대로 취한다.

이렇게 보수이론을 이용하여 "1" 증가기를 구현하면 인버터와 멀티플렉서(Multiplexer) 그리고 첫번째 "0"을 찾는 회로로 "1" 증가기를 구현할 수 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 기술을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.

도 2는 본 발명의 일실시예에 따른 일 증가장치를 도시한 상세 회로도이다.

도 2를 참조하면, 본 발명의 일 증가장치는 0 ∼ K-1(K는 자연수)의 K비트를 갖는 입력 데이타(N0 ∼ Nk)의 최하위 비트(N0)로부터 "0"을 찾기 위해 입력 데이타의 K비트 중 각 1 ∼ K-1 비트(N0 ∼ Nk)에 해당하는 K-1개의 "0" 검출 여부를 나타내는 검출신호(C1 ∼ Ck-1)를 출력하는 검출부(200)와, 각 K-1개의 검출신호(C1 ∼ Ck-1)에 의해 각 검출신호에 해당하는 입력 데이타의 각 해당 비트를 선택적으로 반전 또는 비반전된 값으로 출력하는 선택 및 출력부(210)을 구비하여 구성된다.

구체적으로, 검출부(200)는 입력 데이타의 최하위 비트로부터 최초의 "0"을 검출하기 위해 자신의 비트와 하위 비트의 값을 2개의 입력으로 하는 K-1개의 앤드게이트(200-1 ∼ 200-(k-1))가 직렬로 연결되어 있으며, 선택 및 출력부는, 입력 데이타의 1 ∼ K-1 비트(N0 ∼ Nk-1)에 해당하는 값을 입력으로 하는 K-1개의 멀티플렉서(210-1 ∼ 210-(k-1))과 입력 데이타(N0 ∼ Nk-1)의 최하위 비트를 반전하여 출력하는 인버터(INV)를 포함하며, 각 멀티플렉서(210-1 ∼ 210-(k-1))는 K-1개의 검출신호(C1 ∼ Ck-1)에 의해 자신의 입력인 입력 데이타의 해당 비트를 반전 또는 비반전시킨다.

즉, 검출신호(C1 ∼ Ck-1) 중 하위로부터 최초로 "0"이 발생한 해당 멀티플렉서에서는 입력 데이타의 해당 비트 및 그 상위의 비트의 출력을 비반전시켜서 출력하며, 검출신호 중 하위로부터 최초로 "0"이 발생하기 전에 "1"이 발생한 해당 멀티플렉서에서는 입력 데이타의 해당 비트의 출력을 반전시켜서 출력한다.

전술한 본 발명의 일실시예에 따른 일 증가장치의 동작을 살펴 본다.

먼저, 검출부(200)를 살펴 보면, 도 2에 도시된 바와 같이 2개의 입력과 하나의 출력을 갖는 K-1개의 앤드게이트가 직렬로 연결되어 있다. N을 임의의 이진수라고 하면, 첫번째 "0"이 나오는 노드까지 "1"을 전달하고 첫번째 "0"이 나오는 노드 이후의 노드에는 모두 "0"을 전달한다. 예컨대, N2가 "0"이라면 C2, C3, ....., Ck-1은 모두 "0"이 된다.

전술한 바와 같이 첫번째 "0"을 찾는 검출부(200)의 K-1개의 검출신호(C1 ∼ Ck-1) 출력을 가지고 일(1)을 증가하는 선택 및 출력부(210)의 동작을 살펴 본다.

Nk-1가 임의의 정수일 때, Nk-1가 반전 또는 비반전되는지의 여부는 검출신호 Ck-1에 의해 결정된다. 맨 처음 비트는 항상 반전됨으로 이 비트에는 멀티플렉서를 연결하지 않는다.

만약 가산기가 가장 면적이 작은 리플 캐리 덧셈기로 구현이 되면, 보통 하나의 전가산기는 24개의 소자로 구현이 된다. 따라서, N비트의 수에 1을 더한다고 하면 24N개의 트랜지스터가 필요하다.

그러나, 전술한 바와 같은 본 발명의 일 증가장치와 같이 구현하면, 한 단은 12개의 트랜지스터로 구현이 가능하다. 따라서, N비트의 일 증가장치는 12N개의 트랜지스터로 구현이 가능하다. 일 증가장치는 인버터(Inverter), 앤드게이트 및 멀티플렉서와 같은 기본회로로 이루어졌기 때문에 레이아웃이 용이하고 면적이 기존 전가산기(Full adder)보다 적으며 전력소모 또한 적다. 아울러 캐리에 대한 리플리 하나의 게이트만 거치면 됨으로 속도 또한 기존의 전가산기보다 빠르다.

이상에서 본 발명의 기술 사상을 바람직한 실시예에 따라 구체적으로 기술하였으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, 일 증가장치의 속도 저하를 최소화하면서 면적과 전력소모를 줄일 수 있어, 궁극적으로 일 증가장치의 성능을 크게 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (6)

1. 0 내지 K-1(K는 자연수)의 K비트를 갖는 입력 데이타의 최하위 비트로부터 첫번째 나타나는 "0"을 찾기 위해 상기 입력 데이타의 K비트 중 각 1 내지 K-1 비트에 해당하는 K-1개의 "0" 검출 여부를 나타내는 검출신호를 출력하는 검출수단; 및

   상기 각 K-1개의 검출신호에 의해 상기 각 검출신호에 해당하는 상기 입력 데이타의 각 해당 비트를 선택적으로 반전 또는 비반전된 값으로 출력하는 선택 및 출력수단

   을 포함하는 일 증가장치.
2. 제 1 항에 있어서,

   상기 검출수단은,

   상기 입력 데이타의 최하위 비트로부터 최초의 "0"을 검출하기 위해 자신의 비트와 하위 비트의 값을 2개의 입력으로 하는 K-1개의 앤드게이트가 직렬로 연결된 것을 특징으로 하는 일 증가장치.
3. 제 1 항에 있어서,

   상기 선택 및 출력수단은,

   상기 입력 데이타의 1 내지 K-1 비트에 해당하는 값을 입력으로 하는 K-1개의 멀티플렉서를 포함하며, 상기 각 멀티플렉서는 상기 K-1개의 검출신호에 의해 자신의 입력인 상기 입력 데이타의 해당 비트를 반전 또는 비반전시키는 것을 특징으로 하는 일 증가장치.
4. 제 3 항에 있어서,

   상기 선택 및 출력수단은,

   상기 입력 데이타의 최하위 비트를 반전하여 출력하는 인버터를 더 포함하는 것을 특징으로 하는 일 증가장치.
5. 제 3 항 또는 제 4 항에 있어서,

   상기 검출신호 중 하위로부터 최초로 "0"이 발생한 상기 해당 멀티플렉서에서는 상기 입력 데이타의 해당 비트 및 그 상위의 비트의 출력을 비반전시켜서 출력하는 것을 특징으로 하는 일 증가장치.
6. 제 3 항 또는 제 4 항에 있어서,

   상기 검출신호 중 하위로부터 최초로 "0"이 발생하기 전에 "1"이 발생한 상기 해당 멀티플렉서에서는 상기 입력 데이타의 해당 비트의 출력을 반전시켜서 출력하는 것을 특징으로 하는 일 증가장치.