KR20040065024A - Method for forming contact hole of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체소자의 콘택홀 형성방법에 관한 것으로, 보다 상세하게는 콘택홀의 보잉을 방지하여 수직한 콘택홀 프로파일을 확보하는 반도체소자의 콘택홀 형성방법에 관한 것이다.The present invention relates to a method for forming a contact hole in a semiconductor device, and more particularly, to a method for forming a contact hole in a semiconductor device which prevents contacting of a contact hole to secure a vertical contact hole profile.
종래에는 광학 리소그라피를 이용하는 단층레지스트 공정으로는 형성가능한 콘택홀의 크기에 한계가 있었다.Conventionally, there is a limit to the size of contact holes that can be formed in a single layer resist process using optical lithography.
Rayleigh가 제안한 해상도(R)는 다음과 같다.Rayleigh's proposed resolution (R) is
R = K1 ×λ/NAR = K1 × λ / NA
감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정변수(K1)에 비례하고, 노광장치의 렌즈구경(Numerical Aperture : NA)에 반비례한다.The resolution R of the photoresist pattern is proportional to the wavelength λ of the light source of the reduction exposure apparatus and the process variable K1 and inversely proportional to the lens aperture NA of the exposure apparatus.
여기서, 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 된다. 예를 들면, 노광파장이 365nm 및 248nm인 i-line 및 deep UV 리소그라피에서 콘택홀의 해상한계는 각각 약 0.3×0.3㎛ 및 0.20×0.20㎛ 정도이다.Here, the wavelength of the light source is reduced to improve the photo resolution. For example, in i-line and deep UV lithography with exposure wavelengths of 365 nm and 248 nm, the resolution limits of the contact holes are about 0.3 x 0.3 mu m and 0.20 x 0.20 mu m, respectively.
193㎛인 ArF 리소그라피를 이용해도 0.13×0.13㎛ 크기의 콘택홀 형성은 매우 어렵다.Even using ArF lithography having a size of 193 μm, contact holes having a size of 0.13 × 0.13 μm are very difficult.
이러한 광학 리소그라피 기술은 생산성이 높고 적용하기 쉬운 기술이지만, 주어진 빛의 파장 및 렌즈의 개구수(Numerical Aperture)에 의한 패턴 해상도가 가장 큰 단점이다.Such optical lithography technology is high productivity and easy to apply, but the biggest disadvantage is the pattern resolution due to a given wavelength of light and the numerical aperture of the lens.
반도체소자의 집적도가 높아짐에 따라 디바이스에서 구현되어야 하는 콘택홀 또는 내부 실린더 캐패시터 패턴의 크기가 작아져야 함에도 불구하고, 원하는 크기의 미세한 콘택홀을 얻기가 매우 어렵다.As the degree of integration of semiconductor devices increases, the size of the contact hole or the inner cylinder capacitor pattern to be implemented in the device must be reduced, but it is very difficult to obtain a fine contact hole of a desired size.
현재 0.15㎛ 이하의 기술을 적용하여 반도체 캐패시터를 형성할 경우, 캐패시터의 CD(Critical Dimension)축소량은 150nm이하이어야 한다. 그러나, 실제로 KrF 노광장비를 이용할 경우 콘택홀의 한계해상력은 180nm이다.When forming a semiconductor capacitor by applying a technology of 0.15㎛ or less, the critical dimension shrinkage of the capacitor should be 150nm or less. However, when using KrF exposure equipment, the limit resolution of the contact hole is 180 nm.
이러한 콘택홀의 한계 해상력을 높이기 위해서 레지스트 플로우공정이 개발되어 사용되고 있다.In order to increase the limit resolution of the contact hole, a resist flow process has been developed and used.
이러한 레지스트 플로우공정은 최근에 많은 발전을 이루어 현재 양산공정에 도입중인 공정기술로서, 도 1a 및 도 1b에 도시된 바와 같이 노광공정과 현상공정을 실시하여 노광장비의 분해능정도의 감광제를 이용하여 감광막 패턴을 형성한 다음, 감광제(10)의 유리전이온도 이상으로 열에너지를 인가하여 감광제가 열 플로우(thermal flow)되도록 하는 공정을 의미한다.Such a resist flow process is a process technology currently being introduced into a mass production process with much progress in recent years. As shown in FIGS. 1A and 1B, an exposure process and a development process are performed to use a photosensitive film using a photosensitive agent having a resolution of exposure equipment. After forming the pattern, it refers to a process of applying the thermal energy above the glass transition temperature of the photosensitive agent 10 so that the photosensitive agent is a thermal flow (thermal flow).
이때, 공급된 열에너지에 의해 이미 형성된 콘택홀(15)은 원래의 크기를 감소하는 방향으로 열 플로우하여 최종적으로 집적공정에 요구되는 미세 콘택홀을 얻게 된다.At this time, the contact hole 15 already formed by the supplied thermal energy is thermally flowed in the direction of decreasing the original size to finally obtain the fine contact hole required for the integration process.
이러한 레지스트 플로우공정을 도입함으로써, 상술한 바와 같이 노광장비의 해상력 이하의 미세한 콘택홀을 형성할 수 있게 되었다.By introducing such a resist flow process, it is possible to form fine contact holes below the resolution of the exposure apparatus as described above.
그러나, 이러한 레지스트 플로우공정의 가장 큰 단점은 특정 온도, 주로 포토레지스트 수지의 유리전이 온도 이상의 온도에서 감광제의 플로우(Flow)가 급격하게 일어나 콘택홀의 프로필이 휘어지거나 붕괴될 수 있고, 과도한 플로우가 발생될 때 콘택홀이 매립되어 버리는 현상(이하, "과도 플로우"라 함)이 발생한다는 점이다.However, the biggest disadvantage of this resist flow process is that the flow of photoresist suddenly occurs at a specific temperature, mainly above the glass transition temperature of the photoresist resin, so that the contact hole profile may be bent or collapsed, and excessive flow may occur. When the contact hole is buried (hereinafter referred to as "overflow") occurs.
이는 대부분의 감광제가 인가된 열에 매우 민감하게 반응하여 온도조절이 잘못 되거나, 또는 플로우시간이 설정값 보다 길어져 과도한 열 플로우가 발생되기 때문이다.This is because most of the photosensitizers are very sensitive to the applied heat, so that the temperature control is incorrect, or the flow time is longer than the set value, and excessive heat flow is generated.
이러한 열 플로우 현상을 도시한 도 2를 살펴보면, 단일한 포토레지스트 수지(10)를 포함한 감광제를 사용하는 경우 온도가 150℃에 이르면 감광제의 플로우가 급격하게 진행되어 그 결과 형성된 콘택홀(15)은 휘어져서 수축된 형태를 갖게 된다.Referring to FIG. 2 illustrating such a thermal flow phenomenon, when a photoresist including a single photoresist resin 10 is used, when the temperature reaches 150 ° C., the flow of the photoresist rapidly progresses, and the contact hole 15 formed as a result is It will be bent and contracted.
이러한 콘택홀의 CD 수축이 커질수록 콘택홀의 변형이 심하게 나타나는데, 100nm 미만의 미세한 콘택홀을 얻기에는 직접 패터닝으로는 해상력이 부족해서 형성할 수가 없다는 문제점이 있다.As the CD shrinkage of the contact hole increases, the deformation of the contact hole becomes more severe. However, in order to obtain a fine contact hole of less than 100 nm, there is a problem in that it cannot be formed due to lack of resolution by direct patterning.
또한, 레지스트 플로우공정을 적용한다고 할지라도 콘택홀의 CD 수축값을 80nm 이상으로 과도하게 플로우시켜 주어야 하기 때문에, 이때 발생되는 콘택홀의 변형으로 양산공정에 적용할 수 없게 되는 문제점이 있다.In addition, even if the resist flow process is applied, the CD shrinkage value of the contact hole must be excessively flowed to 80 nm or more, so that there is a problem in that it cannot be applied to the mass production process due to deformation of the contact hole generated at this time.
따라서, 본 발명은 상기 종래기술의 제반문제점을 해결하기 위하여 안출한 것으로서, 노광 파장이하 즉, 0.10㎛ 이하의 콘택홀을 반도체 디바이스에서 형성할수 있는 반도체소자의 콘택홀 형성방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for forming a contact hole in a semiconductor device capable of forming contact holes having an exposure wavelength of less than 0.10 μm or less, that is, 0.10 μm or less, in a semiconductor device. have.
또한, 본 발명의 제 2 목적은 신규장비에 의한 투자비용을 절감시키고 간단한 공정으로 인해 생산성을 증대시킬 수 있는 반도체소자의 콘택홀 형성방법을 제공하는 것이다.In addition, a second object of the present invention is to provide a method for forming a contact hole in a semiconductor device which can reduce the investment cost by new equipment and increase productivity due to a simple process.
또한, 본 발명의 제 3 목적은 콘택홀의 CD 균일도를 개선하여 디바이스 특성 및 수율을 향상시킬 수 있는 반도체소자의 콘택홀 형성방법을 제공하는 것이다.In addition, a third object of the present invention is to provide a method for forming a contact hole in a semiconductor device capable of improving device uniformity and yield by improving CD uniformity of the contact hole.
도 1a는 종래기술에 따른 1단계의 레지스트 플로우공정을 도시한 공정 흐름도.Figure 1a is a process flow diagram showing a one-step resist flow process according to the prior art.
도 1b는 도 1a의 레지스트 플로우공정을 도시한 공정별 단면도.FIG. 1B is a cross-sectional view for each process showing the resist flow process of FIG. 1A; FIG.
도 2는 종래기술에 따른 레지스트 플로우공정에 의한 콘택홀의 프로파일을 도시한 도면.2 is a view showing a profile of a contact hole by a resist flow process according to the prior art.
도 3a은 종래기술에 따른 레지스트 플로우공정을 도시한 공정별 단면도.Figure 3a is a cross-sectional view for each process showing a resist flow process according to the prior art.
도 4a는 본 발명에 따른 2 단계로 구성된 레지스트 플로우공정을 도시한 공정 흐름도.4A is a process flow diagram illustrating a resist flow process consisting of two steps in accordance with the present invention.
도 4b는 도 4a의 레지스트 플로우공정을 도시한 공정별 단면도.FIG. 4B is a cross sectional view of each process showing the resist flow process of FIG. 4A; FIG.
도 5a 내지 도 5c는 본 발명에 따른 레지스트 플로우공정에 의한 콘택홀의 프로파일을 도시한 도면.Figures 5a to 5c is a view showing a profile of the contact hole by the resist flow process according to the present invention.
(도면의 주요부분에 대한 부호설명)(Code description of main parts of drawing)
5 : 하부층 10 : 레지스트5: lower layer 10: resist
15 : 콘택홀15 contact hole
상기 목적을 달성하기 위한 본 발명은, 웨이퍼 표면상에 형성된 레지스트를 이용하여 상기 웨이퍼내에 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 웨이퍼상에 초순수를 도포하는 단계; 상기 초순수를 포함한 웨이퍼를 회전시켜 상기 콘택홀내에만 초순수를 잔류시키는 단계; 상기 결과물의 상부에 제 1 플로우공정을 수행하여 상기 콘택홀을 축소하는 단계; 및 제 2 플로우공정을 수행하여 상기 콘택홀을 추가로 축소하는 단계를 포함하여 구성됨을 특징으로 한다.The present invention for achieving the above object comprises the steps of forming a contact hole in the wafer using a resist formed on the surface of the wafer; Applying ultrapure water on a wafer including the contact hole; Rotating the wafer including the ultrapure water and leaving ultrapure water only in the contact hole; Reducing the contact hole by performing a first flow process on top of the resultant product; And further reducing the contact hole by performing a second flow process.
(실시예)(Example)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4a는 본 발명에 따른 2 단계로 구성된 레지스트 플로우공정을 도시한 공정 흐름도이며, 도 4b는 도 4a의 레지스트 플로우공정을 도시한 공정별 단면도이다.4A is a process flow diagram illustrating a resist flow process composed of two steps according to the present invention, and FIG. 4B is a cross-sectional view of each process showing the resist flow process of FIG. 4A.
이하에서는 본 발명의 일실시예로서, 120nm 크기의 콘택홀을 형성하는 과정에 대해 도 4a 및 도 4b를 참조하여 설명하면 다음과 같다.Hereinafter, as an embodiment of the present invention, a process of forming a contact hole having a size of 120 nm will be described with reference to FIGS. 4A and 4B.
먼저, 초기단계(S1)에서, 레지스트 패턴(미도시)과 웨이퍼(50)와의 접착력을 증가시키기 위하여 핫 플레이트상에서 HMDS(HexaMethyl DiSilazane)로 기상(vapor) 처리한다.First, in an initial step (S1), in order to increase the adhesion between the resist pattern (not shown) and the wafer 50, it is vaporized with HMDS (HexaMethyl DiSilazane) on a hot plate.
그 다음, 코팅단계(S2)에서, 화학증폭형 레지스트(예;KrF용 포토레지스트)(100)를 0.2 내지 1.5㎛두께로 스핀코팅한다.Next, in the coating step (S2), the chemically amplified resist (for example, photoresist for KrF) 100 is spin-coated to a thickness of 0.2 to 1.5㎛.
여기서, 상기 화학증폭형 레지스트는 deep UV, ArF, EUV, 전자빔, 엑스레이, 이온빔 광원용등의 모든 종류의 포토레지스트를 사용할 수 있다.Here, the chemically amplified resist can be used for all types of photoresist, such as deep UV, ArF, EUV, electron beam, X-ray, ion beam light source.
또한, 상기 레지스트의 코팅 두께는 0.2㎛ 내지 3.0㎛ 로 얇게 코팅할 수 있다.In addition, the coating thickness of the resist may be thinly coated with 0.2㎛ to 3.0㎛.
이어서, 노광전 베이크단계(S3)에서, 소프트베이크를 110℃에서 90초 동안 실시한다.Next, in the pre-exposure bake step (S3), the soft bake is performed at 110 ° C. for 90 seconds.
그 다음, 노광단계(S4)에서 KrF 스테퍼(NA=0.6, 오프-축(Off-axis))를 이용하여 마스크를 씌워 KrF광원으로 노광하여 현상한다.Next, in the exposure step S4, a mask is covered using a KrF stepper (NA = 0.6, off-axis), and exposed to a KrF light source for development.
여기서, 상기 KrF노광원은 ArF, EUV, 전자빔(Electron-beam), 엑스레이(X-ray)를 사용할 수 있다.Here, the KrF exposure source may use ArF, EUV, electron-beam, X-ray.
이어서, 노광후 베이크단계(S5)에서, 노광후 베이크를 110℃에 90초 동안 실시한다. 여기서, 상기 노광후 베이크는 80 내지 150℃에서 60초 내지 200초 동안 실시할 수 있다.Subsequently, in the post-exposure bake step (S5), the post-exposure bake is performed at 110 ° C. for 90 seconds. Here, the post-exposure bake may be performed at 80 to 150 ° C. for 60 to 200 seconds.
그 다음, 현상단계(S6)에서, 2.38% 농도의 TMAH 현상용액에서 60초 동안180nm의 미세한 콘택홀을 현상한 후 건조시킨다. 여기서, 상기 TMAH 현상액은 0.1 내지 10 %의 농도범위로 사용할 수 있다.Then, in the developing step (S6), after developing a fine contact hole of 180nm for 60 seconds in a TMAH developer solution of 2.38% concentration and dried. Here, the TMAH developer may be used in a concentration range of 0.1 to 10%.
그리고 나서, 웨이퍼에 초순수(DIW)를 코팅하고 100rpm의 저속으로 회전시켜서 콘택홀에는 초순수가 존재하지만 웨이퍼에는 초순수가 과도하게 많이 존재하지 않도록 제거한다. 이때, 상기 회전은 10 내지 500rpm의 저속으로 수행할 수 있다.Then, the ultra pure water (DIW) is coated on the wafer and rotated at a low speed of 100 rpm to remove the ultra pure water in the contact hole, but not excessively high amount of ultra pure water in the wafer. At this time, the rotation may be performed at a low speed of 10 to 500rpm.
이어서, 레지스트 플로우공정단계(S7)에서, 원래의 콘택홀 크기인 180nm의 콘택홀(DICD : Development Inspection Critical Dimension)을 132℃에서 90초 동안 베이크하여 레지스트 플로우가 일어나도록 하여 콘택홀(150)의 축소크기인 140nm의 콘택홀(AFCD : After Flow Critical Dimension)을 최종적으로 형성한다.Subsequently, in the resist flow process step (S7), a 180 nm contact hole (DICD: Development Inspection Critical Dimension), which is the original contact hole size, is baked at 132 ° C. for 90 seconds to allow resist flow to occur, thereby allowing the contact flow to occur in the contact hole 150. A 140 nm contact hole (AFCD: After Flow Critical Dimension) is finally formed.
이때, 상기 베이크는 90 내지 200℃에서 10 내지 200초 동안 베이크할 수 있다.At this time, the bake may be baked for 10 to 200 seconds at 90 to 200 ℃.
한편, 본 발명의 다른 실시예로서, 상기 레지스트 플로우공정 단계를 다음과 같이 2단계로 구성된 레지스트 플로우공정으로 나누어 수행할 수 있다.On the other hand, as another embodiment of the present invention, the resist flow process step may be performed by dividing the resist flow process consisting of two steps as follows.
먼저, 1-단계 레지스트 플로우공정단계(S7)에서, 원래의 콘택홀 크기인 180nm의 콘택홀(DICD : Development Inspection Critical Dimension)을 126℃에서 90초 동안 1차 베이크하여 레지스트(100)의 플로우가 일어나도록 하여 콘택홀(150)을 1차로 축소시켜 165nm의 콘택홀(AFCD : After Flow Critical Dimension)을 형성한 후에 상온에서 냉각시킨다.First, in the one-step resist flow process step (S7), the first contact hole size (180 nm) of the contact hole (DICD: Development Inspection Critical Dimension) is first baked at 126 ° C. for 90 seconds to flow the resist 100. After the contact hole 150 is first reduced to form a contact hole (AFCD: After Flow Critical Dimension) of 165 nm, it is cooled at room temperature.
이때, 상기 냉각온도는 15 내지 40℃의 온도로 냉각시킬 수 있으며, 상기 1차 베이크는 90 내지 200℃에서 10 내지 200초 동안 베이크할 수 있다.In this case, the cooling temperature may be cooled to a temperature of 15 to 40 ℃, the first bake may be baked for 10 to 200 seconds at 90 to 200 ℃.
그 다음, 2-단계 레지스트 플로우공정단계(S8)에서, 상기 165nm의 콘택홀(150)을 134℃에서 90초 동안 2차 베이크하여 레지스트(100)의 플로우가 일어나도록 하여 콘택홀(150)을 2차로 축소시켜 140nm의 콘택홀(AFCD)을 최종적으로 형성한다.Next, in the two-step resist flow process step (S8), the 165 nm contact hole 150 is secondarily baked at 134 ° C. for 90 seconds to allow the flow of the resist 100 to occur so that the contact hole 150 is formed. Secondary reduction is used to finally form a 140nm contact hole (AFCD).
이때, 상기 2차 베이크는 90 내지 200℃에서 10 내지 200초 동안 베이크할 수 있다.At this time, the secondary bake may be baked for 10 to 200 seconds at 90 to 200 ℃.
도 5a 내지 도 5c는 본 발명에 따른 초순수(DIW)를 갖는 레지스트 플로우공정을 도시한 공정별 단면도이다.5A to 5C are cross-sectional views of processes showing a resist flow process with ultrapure water (DIW) according to the present invention.
도 5a 내지 도 5c에 도시된 바와 같이, 레지스트(100)의 플로우가 발생할 때 콘택홀(150)의 중심부분에 초순수(DIW)가 존재하도록 하여 레지스트 플로우시 플로우에 대한 저항이 발생하지 않도록 함으로써 콘택홀의 보잉(Bowing)을 방지하여 수직한 콘택홀 프로파일을 확보하게 된다.As shown in FIGS. 5A to 5C, when the flow of the resist 100 occurs, ultra pure water (DIW) is present in the center portion of the contact hole 150 so that resistance to flow does not occur during resist flow. It prevents bowing of the hole to secure a vertical contact hole profile.
따라서, 콘택홀의 중심부분에서 심한 플로우로 인해 발생하는 보잉을 방지할 수 있게 된다.Therefore, it is possible to prevent the bowing caused by the heavy flow in the central portion of the contact hole.
즉, 콘택홀(150)의 중심부분에서도 콘택홀의 아랫쪽 또는 윗쪽과 비슷한 양으로 레지스트(100)의 플로우가 일어나게 되어 수직한 콘택홀 프로파일을 얻게 된다.That is, even in the center portion of the contact hole 150, the flow of the resist 100 occurs in an amount similar to the bottom or the top of the contact hole, thereby obtaining a vertical contact hole profile.
상술한 바와 같이, 본 발명은 노광 파장이하의 콘택홀을 디바이스에서 구현할 수 있다는 효과가 있다. 즉, 0.10㎛ 이하의 콘택홀을 레지스트 플로우공정을 통해 구현할 수 있다는 효과가 있다.As described above, the present invention has an effect that a contact hole below an exposure wavelength can be implemented in a device. That is, the contact hole of 0.10㎛ or less can be implemented through the resist flow process.
또한, ArF 또는 전자빔 또는 엑스레이등의 기술로나 가능한 콘택홀을 248nm 리소그라피 기술로도 가능하게 함으로써 신규장비에 의한 투자비용을 절감시키는 효과가 있다.In addition, it is possible to reduce the investment cost of new equipment by enabling the contact hole, which is possible with ArF, electron beam, or X-ray technology, with 248 nm lithography technology.
이러한 248nm 리소그라피 기술은 ArF, 전자빔 또는 엑스레이 기술 보다 공정이 간단하기 때문에 생산성을 증대시키는 효과가 있다.This 248nm lithography technology has the effect of increasing productivity because the process is simpler than ArF, electron beam or X-ray technology.
또한, 콘택홀의 CD 균일도를 개선하여 디바이스 특성 및 수율을 향상시키는 효과가 있다.In addition, by improving the CD uniformity of the contact hole has the effect of improving the device characteristics and yield.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.On the other hand, the present invention is not limited to the above-described specific preferred embodiments, and various changes can be made by those skilled in the art without departing from the gist of the invention claimed in the claims. will be.
Claims (6)
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