KR20040062998A - 메모리 블록과 프로세서를 포함하는 시스템 및 방법, 및패키지 장치 - Google Patents

메모리 블록과 프로세서를 포함하는 시스템 및 방법, 및패키지 장치 Download PDF

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Abstract

본 발명의 시스템은 메모리 셀을 판독하기에 충분한 작동 전압을 수신할 수 있는 프로세서와 플래시 메모리 블록을 포함한다. 예비 오실레이터는 패키지형 전원 장치 블록에 제 1 신호를 발생시키고 보다 높은 주파수의 제 2 신호를 조정기 블록에 발생시킬 수 있다. 제 1 신호는 대기 모드에서 제 2 커패시터(200)에 전하를 제공하는데 사용될 수 있는 제 1 커패시터(100) 상에 전하가 저장되는 시간을 제어할 수 있다. 제 2 신호는 제 2 커패시터 상에 전하가 저장되는 시간을 제어할 수 있다.

Description

메모리 블록과 프로세서를 포함하는 시스템 및 방법, 및 패키지 장치{FLASH DEVICE OPERATING FROM A POWER-SUPPLY-IN-PACKAGE(PSIP) OR FROM A POWER SUPPLY ON CHIP}
종래의 하나의 방법에 따르면, 플래시 셀이 판독될 때, 플래시 셀에 의해 전도되는 전류는, 분리 범위(separation range)내에 하나의 값을 가진 사전 결정된기준 전압으로 설정된 임계 전압을 가진 기준 플래시 셀에 의해 전달된 전류와 비교될 수 있다. 단일 비교기는 비교하여 결과를 출력할 수 있다. 플래시 셀이 판독용으로 선택될 때, 바이어싱 전압이 셀렉트 게이트에 인가될 수 있으며, 동일의 바이어싱 전압이 기준 셀의 셀렉트 게이트에 인가될 수 있다. 플래시 셀이 프로그래밍되면, 플로팅 게이트 상에 트랩된 전자는, 선택된 플래시 셀이 기준 플래시 셀보다 적은 드레인 전류를 전도하도록, 임계 전압을 증가시킨다. 종래의 플래시 셀이 소거되면, 과다 전자가 플로팅 게이트 상에 약간 있거나 없으며, 플래시 셀은 기준 셀보다 많은 드레인-소스 전류를 전도할 것이다.
판독 동작시에 셀렉트 게이트에 인가된 바이어싱 전압은, 메모리 셀이 "프로그래밍" 또는 "소거"인지를 결정하기 위해서, 적절한 값으로 되어야 한다. 따라서, 데이터를 소거, 프로그래밍 또는 판독할 수 있고, 플래시 메모리를 이용하여 애플리케이션을 적절히 작동시킬 수 있는 플래시 메모리에 전압을 공급하는 양호한 방법이 계속해서 필요하다.
현재의 전자 제품은 다양한 애플리케이션을 수행할 수 있는 회로를 이용한다. 이들 애플리케이션 중 몇몇은 기본적인 구축 블록으로서 비휘발성 반도체 메모리 장치를 포함한다. 비휘발성 메모리에 데이터를 저장할 수 있는 제 1 메카니즘은 메모리 셀이다. 전형적인 종래의 플래시 메모리 셀은 셀렉트 게이트, 플로팅 게이트, 소스 및 드레인을 포함하는 단일의 전계 효과 트랜지스터(FET)로 구성될 수 있다. 플로팅 게이트 상의 전하의 양을 변경하여 플래시 셀의 임계 전압을 변경시키게 되어, 플래시 셀에 정보를 저장할 수 있다. 전형적인 종래의 플래시 메모리 셀은 2개의 가능한 상태, 즉, "프로그래밍" 또는 "소거" 중 하나로 될 수 있다.
본 발명으로 생각되는 청구 대상은 본 명세서의 결론 부분에 특별히 지시되어 명확하게 주장되어 있다. 그러나, 본 발명의 목적, 특징 및 잇점과 함께, 작동 구조 및 방법에 대한 본 발명은 다음의 상세한 설명을 참조하여 첨부 도면과 함께 읽을 경우 최대로 이해할 수 있다.
도 1은 본 발명의 일실시예에 따른, 조정된 작동 전압을 조정기로부터 수신하는 메모리 블록 및 프로세서를 포함하는 블록도,
도 2는 도 1에 도시된 패키지형 전원 장치(PSIP)에 대한 개략도,
도 3은 예비 오실레이터에 의해 발생되어 도 1에 도시된 패키지형 전원(PSIP)과 조정기에 공급되는 신호에 대한 타이밍도.
설명을 명확하고 간략하게 하기 위해서, 도면에 도시된 구성 요소는 반드시 일정 배율로 도시되지 않아도 된다는 것을 알 수 있다. 예를 들어, 몇몇 구성 요소의 치수는 명확하게 하기 위해서 다른 구성 요소에 비해 과장되어 있다.
다음의 상세한 설명에서, 본 발명의 전반적인 이해를 돕기 위해서, 다수의 상세한 설명이 제공된다. 그러나, 당업자에게는 본 발명이 이러한 상세한 설명없이도 실행될 수 있다는 것이 자명하다. 다른 경우에, 본 발명을 모호하지 않게 하기 위해서, 공지의 방법, 과정, 구성 요소 및 회로가 상세히 설명되어 있지 않다.
본 발명의 실시예에 제시된 구조는 휴대용 컴퓨팅, 네트워킹, 디지털 카메라 애플리케이션, 무선 기술의 제품 및 기계 사용 및 자동차 애플리케이션에 기초한 광범위한 소비자 제품에 적용할 수 있다. 또한, 본 명세서에 기재된 회로는, 예를 들어, 셀룰러 무선 전화 통신 시스템, 퍼스널 통신 시스템(PCS), 모뎀, 양방향 무선 통신 시스템, 단방향 및 양방향 페이저, 개인용 정보 단말기(PDA) 및 다른 휴대용 장치를 포함하는 여러 시스템에 사용될 수 있다는 것을 알아야 한다. 도시되어 있지 않지만, 본 시스템은 컴퓨터에 사용되는 경우에, 디스플레이 장치, 키보드,커서 제어 장치, 하드 카피 장치, 또는 사운드 샘플링 장치를 포함할 수 있다. 컴퓨터 시스템의 특정 부품 및 구성은 컴퓨터 시스템이 사용될 수 있는 특정 애플리케이션에 의해서 결정될 수 있다.
다음의 설명 및 청구 범위에서, 용어 "결합된(coupled)" 및 "접속된(connected)"은 그들의 파생어와 함께 사용될 수 있다. 이들 용어는 서로의 동의어로서 의도되지 않은 것임을 알아야 한다. 오히려, 특정 실시예에서, "접속된"은 2 이상의 구성 요소가 서로 직접 물리적 또는 전기적으로 접촉 상태에 있음을 나타내는데 사용될 수 있다. 그러나, "결합된"은 2 이상의 구성 요소가 서로 직접 접촉 상태에 있지 않지만, 서로 여전히 협동하거나 상호 작용함을 의미할 수 있다.
도 1은 본 발명의 일실시예에 따른, 저동작 전력 및 대기 전력을 가진 메모리 블록(30)과 프로세서(20)를 포함할 수 있는 시스템(10)의 블록도이다. 프로세서(20)는 마이크로프로세서, 마이크로콘트롤러, 축소 명령 집합 컴퓨팅(RISC) 프로세서, 잉글랜드 캠블리지 소재의 ARM 홀딩스사의 ARMTM코어, 미국 캘리포니아주, 산타 클라라 소재의 인텔 코포레이션의 StrongARMTM코어 또는 XScaleTM코어, 또는 내장형 코어일 수 있지만, 본 발명의 범위가 이와 관련하여 제한되지 않는다. 다음의 설명으로부터 알 수 있는 바와 같이, 특별히 지시하지 않은 경우에, 명세서 전반에 걸쳐 본 발명은 프로그램 데이터를 판독하기에 적합한 메모리 블록(30)의 작동 전압을 발생시키는 동작 및/또는 처리에 관한 것임을 알게 된다. 그러나, 본발명은 다양한 제품의 애플리케이션을 가지고 있다.
장치(70)는 판독 제어 블록(40), 조정기(50), 논리 게이트(55, 65) 및 메모리 블록(30)과 통합될 수 있는 예비 오실레이터(60)와, 패키지(90)에 의해 환경으로부터 보호되는 이들 조합체를 포함한다. 대안으로, 본 발명의 범위를 좁게 하지 않고, 판독 제어 블록(40), 조정기(50), 논리 게이트(55, 65)와 예비 오실레이터(60)는 오프칩, 즉, 메모리 블록(30)과 동일 반도체 다이 상에 집적되지 않을 수 있다. 패키지형 전원 장치(PSIP)(80)로 불리우는 전원 장치 블록은 대략 1 볼트 내지 대략 3.6 볼트 범위의 전위(V)를 수신하여, 대략 4 볼트 내지 대략 6 볼트 범위의 설정가능한 공급 전압을 조정기(50)에 제공한다. 대안으로, PSIP(80)는 대략 4 볼트 내지 대략 6 볼트의 전위를 수신하여 대략 1 볼트 내지 대략 3.6 볼트 범위의 설정가능한 공급 전압을 조정기(50)에 제공한다. 어떠한 입력 전위값과 출력 전위값도 본 발명의 범위를 제한하지 않음을 알아야 한다.
패키지(90)는 메모리 블록(30), 판독 제어 블록(40), 조정기(50), 예비 오실레이터(60) 및 PSIP(80)를 보호하며, 플라스틱 패키징, 세라믹 패키징, 칩 온 보드(COB), 다이렉트 칩 어태치(DCA), 칩 스케일 패키지(CSP) 등을 포함할 수 있다. 패키지(90)는 리드 프레임, 와이어 본드, 플립 칩 및 볼 본딩, 또는 클로브 톱 실링을 포함할 수 있다. 패키지에 사용되는 어떠한 물질과 전기적인 접점을 제공하는 어떠한 방법도 본 발명의 범위를 제한하지 않도록 되어 있다.
커패시터(100)는 PSIP(80)의 출력 단자에 접속되어 에너지를 저장하여 대략 6 볼트의 공급 전압을 제공할 수 있다. 커패시터(100)는 대략 10 마이크로패럿 내지 대략 10 나노패럿 범위의 커패시턴스 값을 가질 수 있으며, 이러한 값은 본 발명의 제한하지 않는다. 대안으로, 커패시터(100)는 높은 k 유전성을 가지면서 판독 제어 블록(40), 조정기(50) 및 메모리 블록(30)과 집적되어 형성될 수 있다. 다른 실시예에서, 커패시터(100)의 위치가 본 발명을 제한하는 것이 아니지만, 커패시터(100)는 PSIP(80)내에 배치될 수 있다.
도시되어 있지 않지만, 몇몇 애플리케이션에서, PSIP(80)는 패키지(90)의 외부에 있는 전자 장치에 제공될 수 있는 공급 전압을 발생시킬 수 있다는 것을 알아야 한다. 이들 애플리케이션에서, PSIP(80)는 전자 장치에 의해 전도되는 전류의 합에 기초하여 전류를 제공할 수 있다. 공급 전압을 제공하는 PSIP(80) 또는 외부 전원 중 어느 하나의 선택은 소프트웨어 제어하에 변경될 수 있는 래치 또는 레지스터에 저장된 데이터 비트의 값에 의해 결정될 수 있다. 래치 또는 레지스터는 프로세서(20)내에 위치되거나, 패키지(90)내에 반도체 장치와 함께 포함될 수 있다. 래치 또는 레지스터의 위치는 본 발명을 제한하는 것은 아니다. 설계상, PSIP(80) 또는 외부 소스 중 하나가 파워 업 시퀀스에서 작동 전위를 공급하는 디폴트로서 지정될 수 있다는 것을 알아야 한다. 따라서, 저장된 데이터 비트는, PSIP(80) 또는 외부 소스가 그 작동 전위를 조정기(50)에 공급하는지 여부를 결정할 수 있다. 파워 업 및 전위가 안정화되는 시간 이후에, 메모리 블록(30)의 워드 라인 경로가 판독 레벨로 충전되어, 데이터가 메모리로부터 판독되어 프로세서(20)에 의해 사용될 수 있음을 표시하는 신호가 제공될 수 있다. 워드 라인 경로는 메모리 어레이의 플래시 셀의 게이트로의 액세스를 제공한다.
조정기(50)의 출력은 메모리 블록(30)에 접속되어 대략 4-6 볼트의 신호를 메모리에 제공하지만, 이러한 신호의 값은 본 발명을 제한하지 않는다. 따라서, 메모리 셀로의 판독 신호는 대략 0 볼트(접지 전위)와 4-6 볼트 레벨 사이에서 변이할 수 있다. 판독 신호는, 플래시 셀이 저장하는 데이터가 판독중에 있을 때, 선택된 플래시 셀의 게이트에 공급되는 전압임을 알아야 한다. 도 1에 도시된 커패시터(110)는 트랜지스터(도시 생략)의 게이트 커패시턴스와 판독 신호와 연관된 상호 접속 라우팅의 커패시턴스를 나타냄을 알아야 한다. 커패시터(110)는 예를 들어, 대략 100 피코 패럿 내지 대략 10,000 피코 패럿 범위내에 있는 값을 가질 수 있으며, 이러한 커패시턴스 범위는 본 발명의 범위를 제한하지 않는다.
판독 제어 블록(40)은, 예비 오실레이터(60)에 의해 생성된 신호 및 조정기(50)에 공급된 OR 게이트(55)의 출력 신호와 논리합되는 신호를 제공할 수 있다. 판독 제어 블록(40)으로부터의 신호는 예비 오실레이터(60)로부터의 다른 신호 및, PSIP(80)에 공급되는 OR 게이트(65)의 출력 ENABLE 신호와 또한 논리합될 수 있다. 따라서, 예비 오실레이터(60)는 2개의 신호, 커패시터(100)에 공급되는 전하를 제어하기 위해 PSIP(80)에 의해 사용되는 하나의 신호와, 커패시터(100)에 공급되는 전하를 제어하기 위해 조정기(50)에 의해 사용되는 다른 하나의 신호를 생성할 수 있다.
메모리 블록(30)은 시스템(10)에 의해 또는 시스템(10)으로 전송되는 메시지를 저장하는데 사용될 수 있다. 메모리 블록(30)은 선택사양으로서 작동중에 프로세서(20)에 의해 실행되는 명령어를 저장하는데 사용될 수 있으며, 메시지가 전송될 수 있을 때의 조건 등의 사용자 데이터를 저장하는데 사용될 수 있다. 일실시예에서, 메모리 블록(30)의 메모리 셀은 플래시 셀일 수 있다. 플래시 셀은 몇몇 아날로그 상태 중 하나의 상태로 될 수 있는 멀티 레벨 플래시 셀일 수 있으며, 플래시 셀의 상태는, 이들 상태가 분리 범위에 의해 분리되면서, 하나 이상의 2진 비트에 의해 표시될 수 있다.
예를 들어, 제 1 상태는 최하위 범위의 전압을 포함할 수 있으며, 소거 모드에서는 2개의 비트 모두가 논리 1인 2 비트에 의해 표시될 수 있다. 제 2 상태 및 제 3 상태는 01과 10의 논리값으로 표시될 수 있으며, 제 4 상태는 2개의 비트 모두가 프로그래밍 모드에서 논리 0인 2 비트로 표시될 수 있다. 대안으로, 둘다 0인 비트는 최하위 범위의 전압을 표시할 수 있으며, 최상위 범위의 전압은 둘다 1인 비트로 표시될 수 있다. 메모리 셀의 유형 또는 논리 상태의 개수는 본 발명의 범위를 제한하는 것은 아님을 알아야 한다.
플로팅 게이트를 구비한 비휘발성 메모리 셀은, 전하가 플로팅 게이트에 부가될 때 증가할 수 있는 임계 전압을 가진 전계 효과 트랜지스터로서 동작할 수 있다. 메모리 셀의 플로팅 게이트 상에 저장되는 전하의 양을 감지할 수 있는 여러 상이한 방법이 있을 것이다. 그 방법은 일정한 전압이 메모리 셀의 셀렉트 게이트에 인가될 때 메모리 셀의 셀 전류를 감지하는 단계와, 특히, 메모리 셀의 예상 셀 전류를 발생시키는 셀렉트 게이트의 전압의 양을 감지하는 단계를 포함한다. 본 발명의 범위는 메모리 셀의 플로팅 게이트 상에 저장된 전하의 양을 감지하는데 사용되는 방법에 의해 제한되지 않는다.
도 2는 도 1에 도시된 PSIP(80)의 개략도이다. PSIP(80)는 인덕터(130)의 하나의 단자에서 대략 1 볼트 내지 대략 3.6 볼트 범위의 전위(V)를 수신할 것이다. 인덕터(130)는 PSIP(80)의 외부 구성 요소로서 제공되거나, PSIP(80)의 일부분으로서 통합될 수 있으며, 어느 하나의 실시예가 본 발명에 포함된다. 저항(140)은 인덕터(130)의 저항을 나타내며, 인덕터(130)와 직렬로 접속되게 도시될 수 있다. 다이오드 접속의 트랜지스터(160)는 저항(140)의 단자와, 신호 VOUT를 제공하는 출력 노드 또는 단자 사이에 결합될 수 있다. 커패시터(165)는 출력 단자에 접속될 수 있다. 다수의 저항이 출력 노드와, 예를 들어, 접지와 같은 기준 전위 사이에 결합될 수 있다. 저항(170, 180, 190,...,200)은 저항 사이에 탭 포인트를 가진 저항 전압 분할기를 형성한다. 예를 들어, 커패시터 전압 분할기 회로망과 같은 감지 체계가 저항 전압 분할기 대신에 사용될 수 있다는 것을 알아야 한다.
제어 논리 블록(230)은, 래치되어 셀렉트 신호를 탭 회로(210)에 제공하는데 사용될 수 있는 PSIP(80)의 데이터 단자를 통해 데이터 값을 수신한다. 탭 회로(210)는 저항 전압 분할기의 탭 포인트에 접속된 입력을 구비할 수 있다. 조정 회로(220)는 탭 회로(210)의 출력에 접속된 입력과 다른 입력을 구비하여, 내부 REFERENCE VOLTAGE 신호를 수신할 수 있다. 조정 회로(220)의 출력은 트랜지스터(150)의 제어 단자에 접속될 수 있다. 트랜지스터(150)의 제 1 전류 전도 단자는 저항(140)과 다이오드 접속의 트랜지스터(160)의 공통 접속부에 결합될수 있으며, 제 2 전류 전도 단자는 예를 들어, 접지와 같은 기준 전위에 결합될 수 있다.
트랜지스터(250)의 제 1 전류 전도 단자는 전압 분할기의 끝단, 즉, 저항(200)의 단자에 접속될 수 있다. 트랜지스터(250)의 제 2 전류 전도 단자는 OR 게이트(65)(도 1 참조)로부터 인에이블 신호를 수신하도록 결합될 수 있다. 인버터(260)는 트랜지스터(250)의 제어 단자를 트랜지스터(270)의 제어 단자에 결합할 수 있다. 트랜지스터(270)의 전도 단자는 탭 회로(210)의 출력을 접지에 결합시킬 수 있다.
도 3은 예비 오실레이터(60)에 의해 발생되어 조정기(50)와 PSIP(80)(도 1 참조)에 공급되는 2개의 신호에 대한 타이밍도이다. 수평축은 시간을 나타내며, 수직축은 전압을 나타낸다. 특히, 파형(300)은 PSIP(80)에 공급되어 커패시터(100)의 충전을 제어할 수 있는 신호에 대한 타이밍을 나타낸다. 파형(320)은 커패시터(100) 상에 저장된 전하가 시간(t0, t3)에서 다시 보충될 수 있음을 나타낸다. 파형(310)은, 조정기(50)에 공급되어 커패시터(110)에 전하가 공급되는 시간을 제어할 수 있는 신호에 대한 타이밍을 나타낸다. 파형(330)은 커패시터(110) 상에 저장된 전하가 시간(t0, t1, t2, t3, t4)에서 다시 보충될 수 있음을 나타낸다.
판독 모드에서 작동하면(도 1 및 도 3을 참조), 판독 제어 블록(40)은 OR 게이트(55)를 통해 조정기(50)에 신호를 제공하고, OR 게이트(65)를 통해 PSIP(80)에신호를 제공할 수 있다. 수신된 신호에 응답하여, PSIP(80)는 대략 6.0 볼트의 공급 전압을 발생시켜, 대략 500 마이크로암페어의 전류를 조정기(50)에 제공할 것이다. 이러한 전류의 대략 90 내지 100 마이크로암페어는 조정기(50)내의 회로에서 소비되며, 대충, 이러한 전류의 남은 400 마이크로암페어가 커패시터(C110)를 충전할 때 사용될 것이다. 커패시터(110)를 대략 5.4 볼트의 작동 전압에서 충전되도록 유지시킴으로써, 적절한 바이어싱 전압의 워드 라인 신호가 메모리 블록(30)에 공급될 것이다. 따라서, 판독 제어 블록(40), 조정기(50), 예비 오실레이터(60) 및 PSIP(80)는 협동하여, 대략 5.4 볼트의 레벨을 가진 워드 라인을 메모리 블록(30)의 선택된 플래시 셀의 셀렉트 게이트에 공급한다. 적절한 전압 레벨을 제공함으로써, 플래시 셀에 저장된 "소거" 값 또는 "프로그래밍" 값을 정확히 결정할 수 있다.
대기 모드에서 작동하면, 장치(70)는 PSIP(80)로부터 공급 전압을 수신할 수 있다. 대기 모드에서 소비되는 전력은, 예비 오실레이터(60)에 의해 발생되는 2개의 신호, 즉, 조정기(50) 용도의 하나의 신호와 PSIP(80) 용도의 다른 하나의 신호를 이용함으로써, 휴대용 시스템(10)의 배터리 강도를 보존하기 위해서, 감소될 수 있다. 특히, 파형(300)으로 나타낸 신호와 유사한 신호가 예비 오실레이터(60)에 의해 발생될 수 있으며, PSIP(80)에 공급되어 커패시터(100)에 저장된 전하를 제어할 수 있다. 이러한 신호는, 대략 20 마이크로초 동안에 활성화될 수 있으며 30 밀리초의 속도로 공급되는 펄스일 수 있지만, 이것은 본 발명을 제한하는 것은 아니다. 20 마이크로초의 활성 시간 동안에 PSIP(80)는 커패시터(100) 상에 전하를재저장하고, 따라서, 예를 들어, 대략 5.6 볼트 내지 대략 6 볼트의 범위로 조정기(50)에 공급 전압을 제공할 것이다.
파형(310)으로 나타낸 신호와 유사한 다른 신호가 예비 오실레이터(60)에 의해 발생될 수 있으며, 조정기(50)에 공급되어 커패시터(110) 상에 저장된 전하를 제어할 수 있다. 이러한 신호는, 대략 600 마이크로초 내지 대략 900 마이크로초의 범위에 있는 속도로 공급되어 대략 3 마이크로초 동안에 활성화될 수 있는 펄스일 수 있지만, 이것은 본 발명을 제한하는 것은 아니다. 3 마이크로초의 활성 시간 동안에, 조정기(50)는 커패시터(110) 상에 전하를 재저장하여, 메모리 블록에 공급되는 워드 라인의 전압 레벨을 대략 5.2 볼트 내지 대략 5.4 볼트의 범위로 유지할 수 있다. 따라서, 대기 모드에서, 예비 오실레이터(60)는 조정기(50)에 의해 사용되는 신호를 공급하여, 커패시터(110)를 방전시키는 기생 누설 전류를 주기적으로 교체시킬 것이다. 실제로, 커패시터(110)는 커패시터(100)를 부분적으로 방전함으로써 충전될 수 있다.
일실시예에서, 조정기(50)에 제공되는 신호는 PSIP(80)에 제공되는 신호에 비해 대략 35배 높은 주파수를 가질 것이며, 이것은 본 발명을 제한하는 것은 아니다. 따라서, 예비 오실레이터(60)에 의해 발생되는 신호는 커패시터(110) 상에 저장된 전하에 비해 주기적으로 많이 커패시터(110) 상에 저장된 전하를 재보충할 것이다. 이러한 2개의 개별적인 신호를 포함하여 커패시터(100, 110)의 충전을 개별적으로 제어함으로써, 메모리 블록(30)은 대기 모드에서 낮은 전력 소비를 가질 것이다.
PSIP(80)의 동작은 도 2를 참조하여 설명될 것이다. ENABLE 신호에 의해, 트랜지스터(150)는 도전 상태와 비도전 상태 사이에서 교대로 스위칭할 수 있다. 트랜지스터(150)가 스위칭되고 있을 때, 인덕터(130)를 통과하는 변경 전류에 의해 발생되는 전압은 커패시터(110)(도 1의 커패시터(110)를 참조) 상에 저장된 전하를 증가시키는데 사용될 수 있다. 피드백 루프는 전압 VOUT를 감지하여, 트랜지스터(150)의 스위칭을 제어할 것이며, 이로써, 커패시터(110) 상에 저장된 전하를 제어할 수 있다. 보다 상세하게, 저항(170-200)은 탭 전압이 선택될 수 있는 탭 포인트를 구비한 전압 분할기를 형성할 것이다. 탭 회로(210)에 의해 선택되는 탭 전압은 조정 회로(220)로 전달될 것이다.
조정 회로(220)는 탭 전압을 VOLTAGE REFERENCE와 비교하여 트랜지스터(150)의 도전을 제어할 것이다. 예를 들어, VOLTAGE REFERENCE는 대략 1.3 볼트의 값을 가지며, 탭 회로 블록(210)으로부터 수신된 탭 전압은 대략 1.0 볼트의 값을 가질 것이다. 이러한 예에서, 공급 전압 VOUT는 소망의 공급 전압 아래에 있는 값을 가진 것으로 결정될 수 있으며, 트랜지스터(150)는 도전 상태와 비도전 상태 사이에서 교대로 스위칭될 수 있다. 인덕터(130)의 변경 전류는 커패시터(110) 상에 저장될 수 있는 추가적인 전하를 제공한다. 따라서, 공급 전압 VOUT는, 소망의 공급 전압에 도달할 때까지, 증가될 것이다.
다른 예에서, VOLTAGE REFERENCE는 대략 1.3 볼트의 값을 가질 수 있으며, 탭 회로 블록(210)으로부터 수신된 탭 전압은 대략 1.4 볼트의 값을 가질 것이다.이러한 예에서, 공급 전압 VOUT는 소망의 공급 전압 위에 있는 값을 가진 것으로 결정될 수 있으며, 트랜지스터(150)는 도전 상태와 비도전 상태 사이에서 스위칭되지 않는다. 이러한 예에서, 추가적인 전하가 커패시터(110) 상에 저장되지 않으며, 공급 전압 VOUT은 증가되지 않는다.
제어 논리 블록(230)은 저항 전압 분할기와 탭 회로 블록(210)과 함께, VOUT값을 설정하고, 추가로, 공급 전압 VOUT에 제공되는 변경의 입도(granularity)를 제어하는데 사용된다. 제어 논리 블록(230)은 시스템(10)의 소프트웨어 제어하에 마이크로코드를 이용하여 제공되는 하드 배선의 데이터 값 또는 프로그래밍 데이터 값 중 하나일 수 있는 데이터 값을 수신하는 입력을 구비한다. 공급 전압 VOUT에 대한 작은 조정은 다수의 탭 포인트를 구비한 저항 전압 분할기를 이용하여 행해질 수 있다. 예를 들어, 4개의 탭 포인트를 가진 저항 전압 분할기는 2개의 데이터 값을 이용하여 탭 전압을 선택할 수 있지만, 8개의 탭 포인트를 가진 저항 전압 분할기는 3개의 데이터 값을 이용하여 탭 전압을 선택할 수 있다. 따라서, 제어 논리 블록(230), 탭 회로 블록(210) 및 저항 전압 분할기의 설계는 공급 전압 VOUT에서 제공되는 변경의 입도를 제어한다.
공급 전압 VOUT에 제공되는 입도에 추가로, VOUT에 대한 소망의 값은, 새로운 데이터 값을 제어 논리 블록(230)에 제공함으로써 상하로 조정될 수 있다. 새로운 데이터 값은 저항 전압 분할기의 다른 탭 포인트로부터 선택되는 새로운 탭 전압을제공한다. 새로운 탭 전압은 VOLTAGE REFERENCE와 비교되어 트랜지스터(150)를 스위칭시킨다. 따라서, 공급 전압 VOUT이 조정되어 소망의 전압에 도달하게 된다. 소망의 전압에 도달할 때, 탭 전압과 VOLTAGE REFERENCE 값은 동일 값을 가질 것이다. ENABLE 신호에 따라서, 트랜지스터(250, 270)는, PSIP(80)가 공급 전압 VOUT에 대해서 조정할 수 있는 때를 결정한다는 것을 알아야 한다.
본 발명의 특정 특징이 본 명세서에서 설명되고 기재되어 있지만, 당업자라면 여러 수정, 대체, 변경 및 등가를 행할 수 있다. 따라서, 첨부한 청구 범위는 본 발명의 진정한 사상내에 있는 이러한 모든 수정 및 변경을 커버하고자 한다는 것을 알아야 한다.

Claims (21)

  1. 시스템에 있어서,
    프로세서와,
    상기 프로세서에 결합되어 있는 장치를 포함하되,
    상기 장치는
    입력 전위를 수신하여 공급 전압을 발생시키도록 결합된 패키지형 전원 장치(PSIP)와,
    상기 공급 전압을 수신하여 작동 전압을 발생시키도록 상기 PSIP에 결합된 조정기와,
    상기 PSIP에 제 1 펄스를 제공하고 상기 조정기에 제 2 펄스를 제공하는 오실레이터와,
    상기 조정기에 결합되어 상기 작동 전압을 수신하는 메모리
    를 포함하는 시스템.
  2. 제 1 항에 있어서,
    상기 장치는 상기 조정기와 상기 PSIP에 신호를 제공하는 판독 제어 블록을 더 포함하는 시스템.
  3. 제 1 항에 있어서,
    상기 PSIP는 상기 PSIP를 프로그래밍하여 공급 전압을 설정하는 데이터 값을 수신하도록 결합된 단자를 더 포함하는 시스템.
  4. 제 1 항에 있어서,
    상기 PSIP의 출력에 결합되어 상기 공급 전압을 저장하는 제 1 커패시터를 더 포함하는 시스템.
  5. 제 1 항에 있어서,
    상기 조정기의 출력에 결합되어 상기 작동 전압을 저장하는 제 2 커패시터를 더 포함하는 시스템.
  6. 전위를 수신하도록 결합된 전원 장치 블록과,
    상기 전원 장치 블록의 출력에 결합된 입력을 구비한 조정기와,
    상기 조정기에 제 1 신호를 제공하고 상기 전원 장치 블록에 제 2 신호를 제공하는 오실레이터를 포함하는 시스템.
  7. 제 6 항에 있어서,
    상기 조정기의 출력에 결합된 입력을 구비한 메모리를 더 포함하는 시스템.
  8. 제 7 항에 있어서,
    상기 전원 장치 블록, 상기 조정기, 상기 오실레이터와 상기 메모리는 패키지 장치에 포함되어 있는 시스템.
  9. 제 8 항에 있어서,
    상기 메모리는 플래시 메모리인 시스템.
  10. 제 6 항에 있어서,
    상기 전원 장치 블록의 출력에 결합된 제 1 커패시터를 더 포함하는 시스템.
  11. 제 10 항에 있어서,
    상기 조정기의 출력에 결합된 제 2 커패시터를 더 포함하는 시스템.
  12. (a) 전위를 수신하도록 결합된 전원 장치 블록과,
    (b) 상기 전원 장치 블록의 출력에 결합된 입력을 구비한 조정기와,
    (c) 상기 조정기에 제 1 신호를 제공하고 상기 전원 장치 블록에 제 2 신호를 제공하는 오실레이터를 포함하는 패키지 장치.
  13. 제 12 항에 있어서,
    상기 패키지 장치는
    (d) 상기 조정기의 출력에 결합된 입력을 구비한 메모리를 더 포함하는 패키지 장치.
  14. 제 13 항에 있어서,
    상기 메모리는 플래시 메모리인 패키지 장치.
  15. 제 13 항에 있어서,
    상기 전원 장치 블록에 의해 공급되는 전하를 상기 메모리의 워드 라인에 저장하는 커패시터를 더 포함하는 패키지 장치.
  16. 제 13 항에 있어서,
    (e) 상기 조정기와 상기 전원 장치 블록에 신호를 제공하는 판독 제어 블록을 더 포함하는 패키지 장치.
  17. 제 1 신호가 활성화되는 시간 동안에 패키지형 전원 장치(PSIP)로부터 제 1 커패시터를 충전하는 단계와,
    제 2 신호가 활성화되는 시간 동안에 상기 제 1 커패시터로부터 제 2 커패시터를 충전하는 단계를 포함하는 방법.
  18. 제 17 항에 있어서,
    상기 PSIP는 메모리를 포함하는 패키지의 내부에 있는 방법.
  19. 제 17 항에 있어서,
    상기 제 2 신호의 속도는 상기 제 1 신호의 속도보다 큰 방법.
  20. 패키지형 전원 장치(PSIP)와 외부 공급 전원 사이에서 선택하여 작동 전위를 메모리에 제공하는 단계를 더 포함하되,
    상기 메모리와 상기 PSIP는 함께 패키지되는 방법.
  21. 제 20 항에 있어서,
    상기 PSIP와 상기 외부 공급 전원 사이에서 선택하는 단계는 프로세서를 이용하여 선택 신호를 제공하는 단계를 더 포함하는 방법.
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