KR20040061620A - method for forming a transistor in a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 장치의 트랜지스터 형성 방법에 관한 것으로서, 보다 상세하게는 기판의 상부에 트랜지스터의 구조물을 갖는 핀(pin) 구조의 트랜지스터를 형성하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a transistor in a semiconductor device, and more particularly, to a method of forming a pin structured transistor having a structure of a transistor on top of a substrate.
일반적으로, 반도체 장치를 구성하는 요소 중의 하나로서 트랜지스터를 들 수 있다. 그리고, 그것의 구조에 따라 상기 트랜지스터는 다양한 형태를 갖는다. 예를 들면, 핀 구조를 갖는 트랜지스터가 있다. 상기 핀 구조의 트랜지스터의 경우에는 기판 상부에 트랜지스터의 구조물 즉, 게이트 전극 및 소스/드레인 전극을 갖는다.Generally, a transistor is mentioned as one of the elements which comprise a semiconductor device. And, depending on its structure, the transistor has various forms. For example, there is a transistor having a fin structure. In the case of the transistor having a fin structure, a transistor structure, that is, a gate electrode and a source / drain electrode, is disposed on the substrate.
상기 핀 구조의 트랜지스터의 형성 공정에서, 상기 게이트 전극을 정의하기 위한 하부의 도전막은 주로 버티컬(vertical)한 형태로 디파인(define)된다. 그리고, 상기 버티컬한 형태의 하부 도전막의 표면을 따라 게이트 절연막을 형성한다.In the process of forming the transistor having the fin structure, the lower conductive film for defining the gate electrode is mainly defined in a vertical form. A gate insulating film is formed along the surface of the vertical conductive lower conductive film.
그러나, 상기 게이트 절연막을 형성할 때 상기 하부 도전막의 저부에서는 용이한 적층이 이루어지지 않는다. 즉, 상기 하부 도전막의 저부 부분에는 다소 얇은 두께를 갖는 게이트 절연막이 적층되는 GOI(Gate Oxide Integrality)의 저하가 발생된다. 이에 따라, 상기 게이트 절연막 상에 형성되는 게이트 전극과 상기 하부 도전막의 절연 특성이 열화된다.However, when forming the gate insulating film, easy stacking is not performed at the bottom of the lower conductive film. That is, a decrease in the gate oxide integrity (GOI) in which the gate insulating layer having a somewhat thin thickness is stacked on the bottom portion of the lower conductive layer. As a result, the insulating properties of the gate electrode formed on the gate insulating film and the lower conductive film are degraded.
따라서, 종래의 핀 구조를 갖는 트랜지스터를 형성할 때 전술한 결함으로 인하여 상기 트랜지스터는 전기적으로 불량해지는 문제점을 갖는다.Therefore, when forming a transistor having a conventional fin structure, the transistor has a problem of being electrically defective due to the above-described defects.
따라서, 본 발명의 목적은, 핀 구조의 트랜지스터를 형성할시 소스/드레인 영역이 형성되는 도전막 패턴을 슬로프진 형태로 형성함으로써, 양질의 게이트 절연막을 형성하는 반도체 장치의 트랜지스터 형성 방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a transistor forming method of a semiconductor device for forming a gate insulating film of high quality by forming a conductive film pattern in which a source / drain region is formed in a sloped form when forming a fin structure transistor. have.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 장치의 트랜지스터 형성 방법을 나타내는 단면도들이다.1A through 1E are cross-sectional views illustrating a method of forming a transistor in a semiconductor device according to an embodiment of the present invention.
도 2는 본 발명의 방법에 따라 제조된 반도체 장치의 트랜지스터를 개략적으로 나타내는 평면도이다.2 is a plan view schematically showing a transistor of a semiconductor device manufactured according to the method of the present invention.
도 3a는 도 2의 A-A선을 자른 단면도이다.3A is a cross-sectional view taken along the line A-A of FIG. 2.
도 3b는 도 2의 B-B선을 자른 단면도이다.3B is a cross-sectional view taken along line B-B in FIG. 2.
상기 목적을 달성하기 위한 본 발명의 트랜지스터 형성 방법은 기판 상에 제 1절연막 및 제 1도전막을 순차적으로 형성하는 단계; 상기 제 1도전막을 패터닝하여 제 1도전막 패턴을 형성하되, 상기 제 1도전막 패턴의 하부가 상부보다 폭이 넓은 형태로 슬로프지게 형성하는 단계; 상기 제 1도전막 패턴에 문턱 전압 조절용 이온을 주입시키는 단계; 상기 결과물 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 이온 주입 마스크로 사용하는 이온 주입을 실시하여 제 1소스/드레인 영역을 형성하는 단계; 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계; 및 상기 스페이서를 이온 주입 마스크로 사용하는 이온 주입을 실시하여 제 2 소스/드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 한다.According to an aspect of the present invention, a method of forming a transistor includes sequentially forming a first insulating film and a first conductive film on a substrate; Patterning the first conductive layer to form a first conductive layer pattern, wherein the lower portion of the first conductive layer pattern is formed to have a width wider than an upper portion; Implanting ions for adjusting the threshold voltage into the first conductive layer pattern; Forming a gate insulating film on the resultant product; Forming a gate electrode on the gate insulating film; Performing ion implantation using the gate electrode as an ion implantation mask to form a first source / drain region; Forming a spacer on sidewalls of the gate electrode; And performing ion implantation using the spacer as an ion implantation mask to form a second source / drain region.
여기서, 상기 제1도전막은 폴리 실리콘막인 것이 바람직하고, 상기 게이트 절연막은 화학 기상 증착, 물리 기상 증착 또는 원자층 적층에 의해 형성하는 것이 바람직하고, 상기 게이트 전극은 폴리 실리콘 또는 실리사이드로 이루어진 박막을 패터닝하여 형성하는 것이 바람직하고, 상기 스페이서는 산화막, 질화막 또는 이들이 순차적으로 적층된느 복합막인 것이 바람직하다.Here, the first conductive film is preferably a polysilicon film, the gate insulating film is preferably formed by chemical vapor deposition, physical vapor deposition or atomic layer deposition, the gate electrode is a thin film made of polysilicon or silicide It is preferable to form by patterning, and it is preferable that the said spacer is an oxide film, a nitride film, or a composite film in which these were laminated | stacked sequentially.
이와 같이, 본 발명에 의하면, 상기 게이트 전극의 구조를 정의하기 위한 제 1도전막 패턴 즉, 소스/드레인 영역이 형성되는 제 1도전막 패턴을 슬로프진 형태로 형성함으로서, 그것의 상부 표면에는 균일한 두께를 갖는 게이트 절연막의 적층을 용이하게 실시할 수 있다.As described above, according to the present invention, the first conductive film pattern for defining the structure of the gate electrode, that is, the first conductive film pattern in which the source / drain regions are formed, is formed in a sloped shape, so that the upper surface thereof has a uniform shape. Lamination of the gate insulating film having a thickness can be easily performed.
따라서, 상기 제 1도전막 패턴 상에 적층되는 게이트 절연막은 균일한 두께를 갖는 형태로 충분하게 적층할 수 있다. 특히, 상기 제 1도전막 패턴의 저부 부위에서의 낮은 두께로 적층되는 상황을 최소화할 수 있다. 이에 따라, 상기 게이트 절연막이 갖는 기능을 충실하게 수행할 수 있다.Therefore, the gate insulating film stacked on the first conductive film pattern may be sufficiently stacked in a form having a uniform thickness. In particular, it is possible to minimize the situation in which the low thickness of the bottom portion of the first conductive film pattern is laminated. Accordingly, the function of the gate insulating film can be faithfully performed.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the accompanying drawings.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 장치의 트랜지스터 형성 방법을 나타내는 단면도들이다.1A through 1E are cross-sectional views illustrating a method of forming a transistor in a semiconductor device according to an embodiment of the present invention.
도 1a를 참조하면, 기판(10) 상에 제 1절연막(12)을 형성한다. 그리고, 상기 제 1절연막(12) 상에 제 1도전막(14)을 형성한다. 상기 제 1도전막(14)은 핀 구조를 디파인하기 위한 박막이다. 이때, 상기 제1도전막(14)의 예로서는 폴리 실리콘막을 들 수 있다.Referring to FIG. 1A, a first insulating layer 12 is formed on the substrate 10. A first conductive layer 14 is formed on the first insulating layer 12. The first conductive film 14 is a thin film for defining a fin structure. At this time, an example of the first conductive film 14 may be a polysilicon film.
그리고, 상기 제 1도전막(14) 상에 포토레지스트를 도포하여 마스크 패턴(15)을 형성한 후, 상기 식각 마스크 패턴(15)을 사용한 식각을 실시한다.After the photoresist is applied on the first conductive layer 14 to form a mask pattern 15, the etching using the etching mask pattern 15 is performed.
도 1b를 참조하면, 상기 식각을 실시하여 상기 제 1도전막(14)을 제1도전막 패턴(14a)으로 형성한다. 이때, 상기 제 1도전막 패턴(14a)은 상부의 폭보다 하부의 폭이 넓은 형태 즉, 슬로프진 형태를 갖는다. 이와 같이, 슬로프진 형태를 갖는 제1도전막 패턴(14a)의 형성은 상기 식각을 실시할 때 식각 조건을 조정함으로서 달성된다.Referring to FIG. 1B, the etching is performed to form the first conductive layer 14 as the first conductive layer pattern 14a. In this case, the first conductive layer pattern 14a has a lower width than that of the upper portion, that is, a sloped shape. In this manner, the formation of the first conductive film pattern 14a having a sloped shape is achieved by adjusting the etching conditions when performing the etching.
그리고, 상기 제 1도전막 패턴(14a)에 이온 주입을 실시한다. 상기 이온 주입은 상기 제 1도전막 패턴(14a)에 문턱 전압 조절용 이온을 주입시키기 위함이다. 이는, 상기 제 1도전막 패턴(14a)이 후속 공정을 실시함에 따라 소스/드레인 영역으로 형성되는 부분이기 때문에 상기 문턱 전압(Vth) 조절용 이온을 주입시키는 것이다.Then, ion implantation is performed on the first conductive film pattern 14a. The ion implantation is to implant threshold voltage control ions into the first conductive layer pattern 14a. This is because the first conductive film pattern 14a is formed as a source / drain region as a subsequent process is implanted, thereby injecting the ions for adjusting the threshold voltage Vth.
도 1c 및 도 1d를 참조하면, 상기 제 1도전막 패턴(14a) 상에 게이트 절연막(미도시)을 형성한다. 상기 게이트 절연막의 예로서는 실리콘 산화막을 들 수 있다. 그리고, 상기 게이트 절연막은 화학 기상 증착, 물리 기상 증착 또는 원자층 적층에 의해 형성할 수 있다. 여기서, 상기 제 1도전막 패턴(14a)이 슬로프진 형태를 갖기 때문에 상기 게이트 절연막이 적층은 용이하게 이루어진다. 특히, 상기 제 1도전막 패턴(14a)의 저부에 적층되는 게이트 절연막도 충분한 두께를 갖는 형태로 적층이 가능하다. 이는, 전술한 바와 같이, 상기 제 1도전막 패턴(14a)이 슬로프진 형태를 갖기 때문이다.1C and 1D, a gate insulating layer (not shown) is formed on the first conductive layer pattern 14a. As an example of the said gate insulating film, a silicon oxide film is mentioned. The gate insulating layer may be formed by chemical vapor deposition, physical vapor deposition, or atomic layer deposition. Here, since the first conductive film pattern 14a has a sloped shape, the gate insulating film is easily stacked. In particular, the gate insulating film stacked on the bottom of the first conductive film pattern 14a may be stacked in a form having a sufficient thickness. This is because, as described above, the first conductive film pattern 14a has a sloped shape.
그 다음, 상기 게이트 절연막 상에 제 2도전막을 증착한 후 마스크 패턴(미도시)을 이용하여 건식식각을 실시함으로써 게이트 전극(16)을 형성한다. 상기 게이트 전극(16)의 예로서는 폴리 실리콘 또는 실리사이드로 이루어진 박막 패턴을 들 수 있다.Next, the gate electrode 16 is formed by depositing a second conductive film on the gate insulating film and performing dry etching using a mask pattern (not shown). Examples of the gate electrode 16 may include a thin film pattern made of polysilicon or silicide.
이와 같이, 상기 게이트 절연막 및 게이트 전극(16)을 형성한 후, 상기 게이트 전극(16)을 이온 주입 마스크로 사용한 이온 주입을 실시한다. 이에 따라, 상기 게이트 전극(16)이 형성된 부위를 제외한 제 1도전막 패턴(14a)에는 제 1소스/드레인 영역이 형성된다.In this manner, after the gate insulating film and the gate electrode 16 are formed, ion implantation using the gate electrode 16 as an ion implantation mask is performed. Accordingly, a first source / drain region is formed in the first conductive layer pattern 14a except for the portion where the gate electrode 16 is formed.
도 1e를 참조하면, 상기 게이트 전극(16)의 측벽에 스페이서(16a)를 형성한다. 상기 스페이서(16a)의 예로서는 산화막, 질화막 또는 이들이 순차적으로 적층된 복합막을 들 수 있다. 그리고, 상기 스페이서(16a)는 먼저, 박막을 상기 게이트 전극(16)을 갖는 기판(10) 상에 형성한 후, 전면 식각을 실시하여 상기 박막의 일부를 상기 게이트 전극(16)의 측벽에 남김으로서 형성된다.Referring to FIG. 1E, spacers 16a are formed on sidewalls of the gate electrode 16. Examples of the spacer 16a include an oxide film, a nitride film, or a composite film in which these layers are sequentially stacked. In addition, the spacer 16a may first form a thin film on the substrate 10 having the gate electrode 16, and then perform full surface etching to leave a part of the thin film on the sidewall of the gate electrode 16. It is formed as.
이어서, 상기 스페이서(16a)를 이온 주입 마스크로 사용한 이온 주입을 실시한다. 이에 따라, 상기 게이트 전극(16) 및 스페이서(16a)가 형성된 부위를 제외한 제 1도전막 패턴(14a)에는 제 2소스/드레인 전극이 형성된다. 따라서, 상기 제 1소스/드레인 영역과 제 2소스/드레인 영역이 형성됨으로서 엘디디(LDD : lightly doped drain)의 소스/드레인 영역이 형성된다.Subsequently, ion implantation using the spacer 16a as an ion implantation mask is performed. Accordingly, a second source / drain electrode is formed on the first conductive layer pattern 14a except for the portion where the gate electrode 16 and the spacer 16a are formed. Accordingly, the first source / drain region and the second source / drain region are formed to form a source / drain region of an LDD (lightly doped drain).
이와 같이, 상기 공정을 순차적으로 실시함으로서 핀 구조를 갖는 트랜지스터의 형성이 이루어진다.In this manner, by sequentially performing the above steps, a transistor having a fin structure is formed.
도 2는 본 발명의 방법에 따라 제조된 반도체 장치의 트랜지스터를 개략적으로 나타내는 평면도이다.2 is a plan view schematically showing a transistor of a semiconductor device manufactured according to the method of the present invention.
도 2를 참조하면, 게이트 전극(16) 및 엘디디 소스/드레인 영역이 형성된 제 1도전막 패턴(14a)을 확인할 수 있다.Referring to FIG. 2, the first conductive layer pattern 14a having the gate electrode 16 and the LED source / drain regions formed therein may be identified.
보다 구체적으로, 도 3a 및 도 3b를 참조하면, 상기 기판 상에 핀 구조를 갖는 트렌지스터를 보다 분명하게 확인할 수 있다. 특히, 도 3b를 참조하면, 상기 슬로프진 형태를 갖도록 패터닝된 제 1도전막 패턴(14a) 및 상기 제 1도전막 패턴(14a) 상에 형성된 게이트 절연막(17)을 확인할 수 있다.More specifically, referring to FIGS. 3A and 3B, it is possible to more clearly identify a transistor having a fin structure on the substrate. In particular, referring to FIG. 3B, the first conductive layer pattern 14a patterned to have the sloped shape and the gate insulating layer 17 formed on the first conductive layer pattern 14a may be confirmed.
여기서, 상기 제 1도전막 패턴(14a)의 저부 부위(R)에 게이트 절연막(17)이 충분한 두께 즉, 균일한 두께를 갖는 형태로 적층된 것을 확인할 수 있다. 이는, 전술한 바와 같이, 상기 제 1도전막 패턴(14a)을 슬로프진 형태로 형성하기 때문에 가능하다.Here, it can be seen that the gate insulating film 17 is stacked on the bottom portion R of the first conductive film pattern 14a in a shape having a sufficient thickness, that is, a uniform thickness. This is possible because the first conductive film pattern 14a is formed in the form of a slope as described above.
이와 같이, 본 발명에 의하면, 핀 구조의 트랜지스터를 형성할시 소스/드레인 영역이 형성되는 도전막 패턴을 슬로프진 형태로 형성함으로써, 양질의 게이트 절연막을 형성할 수 있으며, 이로 인해 핀 구조의 저면에서 발생하는 GOI의 저하를 줄일수 있는 효과가 있다.As described above, according to the present invention, when the transistor having a fin structure is formed, a conductive film pattern in which a source / drain region is formed is formed in a sloped shape, whereby a high-quality gate insulating film can be formed, and thus, the bottom surface of the fin structure It is effective to reduce the degradation of GOI occurring in.
이에 따라, 상기 핀 구조 저면에서 발생하던 결함을 해결함으로서 소자의 신뢰도를 향상시키는 효과를 기대할 수 있다.Accordingly, the effect of improving the reliability of the device can be expected by solving the defects that occurred in the bottom of the fin structure.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.
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