KR20040060594A - 배선수를 최소화한 쿼드 타입 액정표시장치 - Google Patents

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Abstract

본 발명은 배선수를 최소화한 쿼드 타입 액정표시장치에 관한 것으로, 상세하게는 두 개의 부화소당 3개의 박막 트랜지스터를 형성하여 데이터 배선의 수를 줄인 쿼드 타입 액정표시장치에 관한 것이다. 이를 위해 본 발명은 기판; 상기 기판에 종횡으로 배열되는 게이트 배선 및 데이터 배선; 상기 게이트 배선 사이에 게이트 배선과 나란하게 형성되는 복수개의 스토리지 전극; 홀수번째 게이트 배선, 데이터 배선 및 스토리지 전극으로 둘러싸인 제 1 화소 영역에 형성되는 복수개의 제 1 부화소; 짝수번째 게이트 배선, 데이터 배선 및 스토리지 전극으로 둘러싸인 제 2 화소 영역에 형성되는 복수개의 제 2 부화소; 상기 제 1 화소 영역에 형성되어 상기 홀수번째 게이트 배선 및 데이터 배선을 제 1 부화소에 전기적으로 연결하는 제 1 박막 트랜지스터; 상기 제 1 화소 영역에 형성된 제 2 박막 트랜지스터; 및 상기 제 2 화소 영역에 형성되어 상기 제 2 박막 트랜지스터와 상기 짝수번째 게이트 배선을 제 2 부화소에 전기적으로 연결하는 제 3 박막 트랜지스터를 포함하는 것을 특징으로 하는 배선수를 최소화한 쿼드 타입 액정표시장치를 제공한다.

Description

배선수를 최소화한 쿼드 타입 액정표시장치{QUAD TYPE LIQUID CRYSTAL DISPLAY DEVICE WITH MINIMUM LINES}
본 발명은 배선수를 최소화한 쿼드 타입 액정표시장치에 관한 것으로, 상세하게는 두 개의 부화소당 3개의 박막 트랜지스터를 형성하여 데이터 배선의 수를 줄인 쿼드 타입 액정표시장치에 관한 것이다.
액정표시장치는 백라이트(backlight)에서 나온 빛이 반사 및 분산 장치에 의해 액정표시패널쪽으로 입사된다. 액정표시패널은 두 개의 유리판 사이에 비틀림네마틱(Twisted Nematic; TN) 액정이 약 5㎛ 두께로 채워져 있으며, 빛이 입사된 쪽의 유리판 위에 박막 트랜지스터(Thin-Film-Transistor; 이하 TFT) 및 화소와 액정 배향층이 있고, 다른 쪽의 유리판 위에는 컬러 필터(color filter)와 액정 배향층이 코팅(coating)되어 있다. 그리고 두 장의 유리판에는 편광판이 부착되어 있다.
컬러 화상은 R(적색), G(녹색), B(청색) 세 종류의 컬러 필터를 조합하여 얻어진다. R, G, B 세 개의 부화소(sub pixel)가 모여서 한 개의 화소(pixel)를 이루며, TFT는 R, G, B 부화소에 각각 연결되어 있다.
상기 R, G, B 세 종류의 부화소 외에 W(흰색) 또는 G의 부화소를 추가로 구비하는 액정표시장치가 일본 특허 출원 공개 제10998/1998호 및 제154636/2001에서 제안되었다. 상기 네 종류의 부화소를 구비하는 액정표시장치는 항공기용으로 많이사용되는데 휘도가 높은 W 또는 G의 부화소가 텍스트(text)를 나타내고 종래의 R, G, B 부화소가 배경을 나타내는데 사용된다. 상기와 같은 4종류의 부화소를 갖는 액정표시장치를 쿼드 타입(quad type) 액정표시장치라 하겠다.
상기 일본 특허에서 제안된 쿼드 타입 액정표시장치의 구조를 도 1a 내지 도 1c에 도시하였다.
도 1a의 쿼드 타입 액정표시장치에서는 R, G ,B, W의 부화소(100)가 게이트 배선(G1~G3; 110)을 따라 차례로 배열하고, 데이터 배선(D1~D9; 120)에 의해 각 부화소(100)로 화소 전압이 인가된다.
도 1b의 쿼드 타입 액정표시장치에서는 R, W의 부화소(100a)가 홀수번째 게이트 배선(G1, G3, G5; 110a)을 따라 차례로 배열하고, G, B의 부화소(100b)가 짝수번째 게이트 배선(G2, G4; 110b)을 따라 차례로 배열한다.
도 1c의 쿼드 타입 액정표시장치에서는 게이트 배선(G1, G2; 110)의 아래 위로 R, G, W, B의 부화소(100)가 게이트 배선(G1, G2; 110)을 따라 배열한다.
상기와 같은 구성을 한 종래의 쿼드 타입 액정표시장치는 다음과 같은 문제점이 있었다.
도 1a의 쿼드 타입 액정표시장치의 경우 다른 부화소에 비해 최소 2배 이상 휘도가 높은 W의 부화소가 세로 방향으로 일렬로 배열하기 때문에 이를 따라 세로선이 나타나는 문제점이 있었다. 또한, XGA(1024*768) 해상도의 경우 게이트 배선은 768개, 데이터 배선은 4096(=4*1024)개가 된다. 따라서, 통상의 R, G, B의 부화소를 사용하는 액정표시장치에 비해 데이터 배선수가 4/3배가 되므로 데이터 패드(data pad)의 피치(pitch)가 조밀해져 제작상의 어려움이 있었다.
도 1b 및 도 1c의 액정표시장치의 경우 세로선을 방지하기 위해 R, G, B, W의 부화소(100a, 100b)를 사각형의 형상으로 배열하였다.
도 1b의 쿼드 타입 액정표시장치가 XGA 해상도일 경우 데이터 배선(D1~D5; 120)은 2048(=2*1024)개, 게이트 배선(G1~G5; 110a, 110b)은 1536(=2*768)개가 된다. 이 경우에는 게이트 배선(G1~G5; 110a, 110b)수가 통상의 경우보다 두 배가 되므로 화소 충전을 위한 충분한 게이트-온-타임(gate-on-time)을 확보하지 못한다는 단점이 있었다.
도 1c의 쿼드 타입 액정표시장치의 경우 세로선이 발생하지 않고 게이트-온-타임도 통상의 경우와 같이 확보할 수 있지만, 도 1a의 쿼드 타입 액정표시장치와 같이 데이터 배선(D1~D8; 120)수가 4/3배가 되므로 데이터 패드의 피치가 조밀해지는 문제점이 있었다.
따라서, 본 발명은 종래 쿼드 타입 액정표시장치의 문제점인 세로선이 발생하는 것을 방지하고 충분한 게이트-온-타임 확보 및 충분한 데이터 패드의 피치를 확보하는 것을 목적으로 한다.
도 1a 내지 도 1c는 종래의 쿼드 타입 액정표시장치의 구조를 도시한 개략도.
도 2는 본 발명의 실시예에 의한 쿼드 타입 액정표시장치의 구조를 도시한 개략도.
도 3은 도 2의 일부분을 확대하여 도시한 확대도.
도 4는 본 발명의 실시예에 사용되는 게이트 전압을 도시한 파형도.
도 5는 본 발명의 실시예에 의한 각 부화소의 충전 순서를 도시한 쿼드 타입 액정표시장치의 개략도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
100: 부화소 110: 게이트 배선
120, 220: 데이터 배선 210a: 홀수번째 게이트 배선
210b: 짝수번째 게이트 배선 240: 제 1 화소 영역
245: 제 1 부화소 250: 제 2 화소 영역
255: 제 2 부화소 260: 제 1 박막 트랜지스터
262, 282: 게이트 전극 264, 274, 284: 소스 전극
266, 276, 286: 드레인 전극 270: 제 2 박막 트랜지스터
280: 제 3 박막 트랜지스터 290: 박막 트랜지스터 연결 배선
상기 목적을 달성하기 위하여 본 발명의 실시예는 기판; 상기 기판에 종횡으로 배열되는 게이트 배선 및 데이터 배선; 상기 게이트 배선 사이에 게이트 배선과 나란하게 형성되는 복수개의 스토리지 전극; 홀수번째 게이트 배선, 데이터 배선및 스토리지 전극으로 둘러싸인 제 1 화소 영역에 형성되는 복수개의 제 1 부화소; 짝수번째 게이트 배선, 데이터 배선 및 스토리지 전극으로 둘러싸인 제 2 화소 영역에 형성되는 복수개의 제 2 부화소; 상기 제 1 화소 영역에 형성되어 상기 홀수번째 게이트 배선 및 데이터 배선을 제 1 부화소에 전기적으로 연결하는 제 1 박막 트랜지스터; 상기 제 1 화소 영역에 형성된 제 2 박막 트랜지스터; 및 상기 제 2 화소 영역에 형성되어 상기 제 2 박막 트랜지스터와 상기 짝수번째 게이트 배선을 제 2 부화소에 전기적으로 연결하는 제 3 박막 트랜지스터를 포함하는 것을 특징으로 하는 배선수를 최소화한 쿼드 타입 액정표시장치를 제공한다.
제 1 박막 트랜지스터의 채널 폭은 제 2 및 제 3 박막 트랜지스터의 1/2이고, 제 1, 제 2, 제 3 박막 트랜지스터의 채널 길이는 동일한 것이 바람직하다. 즉, 제 1 박막 트랜지스터의 소스 및 드레인 폭은 제 2 및 제 3 박막 트랜지스터의 1/2인 것이 바람직하다.
상기 제 2 박막 트랜지스터의 드레인은 제 3 박막 트랜지스터의 소스와 전기적으로 연결되는 것이 바람직하다. 즉, 상기 제 2 박막 트랜지스터의 드레인 전극과 상기 제 3 박막 트랜지스터의 소스 전극은 박막 트랜지스터 연결 배선으로 연결될 수 있다.
상기 제 1 박막 트랜지스터의 게이트 전극과 상기 제 2 박막 트랜지스터의 게이트 전극은 전기적으로 연결된 것이 바람직하다. 즉, 상기 홀수번째 게이트 배선에서 제 1 화소 영역으로 돌출된 게이트 전극 상부에 제 1 및 제 2 박막 트랜지스터의 소스 및 드레인이 형성되는 것이 바람직하다.
이하 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2는 본 발명의 실시예에 의한 쿼드 타입 액정표시장치를 도시한 개략도이다.
종방향으로 복수개의 데이터 배선(D1~D5; 220)이 배열되어 있고, 횡방향으로 복수개의 게이트 배선(G1~G3; 210a, 210b)이 배열되어 있다. 게이트 배선(210a, 210b)의 사이에는 게이트 배선(210a, 210b)과 평행하게 스토리지 전극(Vcom; 230)이 배열된다. 데이터 배선(220)으로는 화상 신호가 인가되고, 게이트 배선(210a, 210b)으로는 게이트 배선(210a, 210b)에 연결된 TFT를 동작시키기 위한 펄스가 선택 기간 동안 순차적으로 인가된다. 스토리지 전극(230)은 비선택 기간 동안 전압을 유지하기 위하여 형성되고 공통 전압이 인가된다.
상기 게이트 배선(210a, 210b), 데이터 배선(220) 및 스토리지 전극(230)에 의해 복수개의 화소 영역이 형성된다. 상기 화소 영역은 홀수번째 게이트 배선(210a), 스토리지 전극(230) 및 데이터 배선(220)으로 둘러싸인 제 1 화소 영역(240)과, 짝수번째 게이트 배선(210b), 스토리지 전극(230) 및 데이터 배선(220)으로 둘러싸인 제 2 화소 영역(250)으로 구분된다. 제 1 화소 영역(240)에는 제 1 부화소(245)가 형성되고, 제 2 화소 영역에(250)는 제 2 부화소(255)가 형성된다. 전체적인 부화소(245, 255)의 배열 형태는 제 1 부화소(245) 및 제 2 부화소(255)가 횡방향으로 한 줄씩 서로 엇갈려 배열한다.
제 1 화소 영역(240)에는 제 1 TFT(260) 및 제 2 TFT(270)가 형성되어 있고, 제 2 화소 영역(250)에는 제 3 TFT(280)가 형성되어 있다.
제 1 TFT(260)는 홀수번째 게이트 배선(210a)과 데이터 배선(220)에 각각 게이트(gate) 전극과 소스(source) 전극이 연결되고, 드레인(drain) 전극은 제 1 부화소(245)와 연결된다. 제 2 TFT(270)는 홀수번째 게이트 배선(210a)과 데이터 배선(220)에 각각 게이트 전극과 소스 전극이 연결되어 있고, 드레인 전극은 제 3 TFT(280) 의 소스 전극과 연결된다. 제 3 TFT(280)의 게이트 전극은 짝수번째 게이트 배선(210b)과 연결된다.
본 발명의 실시예에 의하면 전체 게이트 배선(210a, 210b)의 수는 통상의 RGB 타입과 같고, 전체 데이터 배선(220)의 수는 통상의 RGB 타입에 비해 2/3로 줄일 수 있다.
상기 구성 요소를 구비한 기판과 컬러 필터를 구비한 기판이 합착하게 되는데, 이때 휘도가 높은 G와 W 또는 G와 G의 컬러 필터는 도시한 바와 같이 대각선 방향으로 형성하는 것이 세로선의 발생을 방지하기 위해 바람직하다.
도 3은 도 2의 일부분을 확대하여 도시한 평면도이다.
R, G, B, W를 표시하는 4개의 화소 영역을 나타내고 있다.
제 1 화소 영역(240)과 제 2 화소 영역(250) 사이에는 도시된 바와 같이 스토리지 전극(230)이 형성되어 있고, 상기 스토리지 전극(230)과 일부 오버랩(overlap)되게 제 1 부화소(245) 및 제 2 부화소(255)가 형성된다.
홀수번째 게이트 배선(210a)을 제 1 화소 영역으로 돌출시켜 제 1 TFT(260) 및 제 2 TFT(270)의 게이트 전극(262)을 구성한다. 상기 게이트 전극(262)의 상부에 일정 간격을 두고 제 1 TFT(260) 및 제 2 TFT(270)의 소스 전극(264) 및 드레인전극(266)이 형성된다. 홀수번째 게이트 배선(210a)을 제 1 화소 영역(240)으로 두 번 돌출시켜 제 1 TFT(260) 및 제 2 TFT(270)를 위한 게이트 전극을 각각 형성할 수도 있지만 상기와 같이 구성하는 것이 개구율 감소를 막기 위해 바람직하다.
또한, 데이터 배선(220)이 제 1 화소 영역(240)으로 돌출되어 제 1 TFT(260) 및 제 2 TFT(270)의 소스 전극(264, 274)을 구성한다. 제 1 TFT(260)의 드레인 전극(266)은 제 1 부화소(245)와 전기적으로 연결된다.
제 2 TFT(270)의 드레인 전극(276)은 제 3 TFT(280)의 소스 전극(284)과 연결된다. 이를 위해서 본 발명의 실시예에서는 제 1 화소 영역(245)과 제 2 화소 영역(255)의 외곽을 따라 TFT 연결 배선(290)이 형성된다. 상기 TFT 연결 배선(290)은 데이터 배선(220)을 형성할 때 함께 형성한다.
제 3 TFT(280)의 소스 전극(284)은 제 2 TFT(270)의 드레인 전극(276)을 통해 데이터를 인가받기 때문에 제 2 부화소(255)는 홀수번째 게이트 배선(210a) 및 짝수번째 게이트 배선(201b)에 동시에 게이트 고전압이 인가될 때 데이터가 인가될 수 있다.
도시된 바와 같이 제 2 TFT(270) 및 제 3 TFT(280)의 소스 전극(274, 284) 및 드레인 전극(276, 286)의 폭이 제 1 TFT(260)의 소스 전극(264) 및 드레인 전극(266)의 폭의 두 배가 되도록 설계한다. 즉, W2= 2W1의 관계가 성립한다. 제 1 내지 제 3 TFT의 소스 전극 및 드레인 전극의 간격은 L이다. TFT의 채널의 폭은 소스 전극 및 드레인 전극의 폭으로 결정되고, 길이는 소스 전극 및 드레인 전극의간격으로 결정된다.
TFT가 턴온 상태일 때 드레인 전류는 다음 수학식 1과 같이 계산한다.
상기 수학식 1에서 W는 채널의 폭, L은 채널의 길이, Ci는 단위면적당 채널의 전기용량, μ는 이동도, Vg는 게이트 전압, Vsd는 소스 전극과 드레인 전극 사이에 걸리는 전압이고 Vth는 문턱 전압을 나타낸다.
제 2 부화소(255)의 경우 제 2 TFT(270) 및 제 3 TFT(280)의 채널을 통해 드레인 전류가 흐르므로 드레인 전류를 결정하는 채널의 길이는 2L이 된다. 따라서, 제 1 TFT와 동일한 드레인 전류를 흘려주기 위해서 제 2 TFT(270) 및 제 3 TFT(280)의 폭을 2W1으로 설정하는 것이다.
제 1 화소 영역(240)에 2개의 TFT(260, 270)가 형성되고 제 2 화소 영역(250)에는 1개의 TFT(280)가 형성되기 때문에 양 화소 영역에서 개구율을 동일하게 하기 위해 스토리지 전극(230)의 위치를 적절히 조정한다.
이하 상기와 같은 구성을 한 쿼드 타입 액정표시장치의 동작을 설명한다.
도 4는 본 발명의 실시예에 사용되는 게이트 전압의 파형이다.
본 발명의 실시예에서는 한 데이터 배선에 두 개의 부화소가 연결되기 때문에 통상의 RGB 타입의 액정표시장치와는 다른 파형의 게이트 전압을 사용한다. 도 4와 같은 파형의 게이트 전압은 게이트 드라이버 집적회로의 출력을 제어하는 신호인 GOE(Gate Out Enable)를 사용하여 생성할 수 있다.
도 5는 본 발명의 실시예인 쿼드 타입 액정표시장치에 도 4의 파형을 가진 게이트 전압이 입력될 때 시간에 따른 각 부화소의 동작 순서를 도시한 도면이다.
도 5a는 도 4의 a 구간에서 드레인 전류의 흐름을 도시하고 있다.
구간 a에서 배선 G1, G2에는 게이트 고전압(Vgh), G3에는 게이트 저전압(Vgl)이 인가되므로 G1, G2에 연결된 TFT(500, 510, 520, 530, 540)가 턴온된다. 따라서, 부화소 ①, ②, ④에 데이터 전압이 인가된다.
시간이 지나 게이트 전압이 도 4의 b 구간으로 되면 G1에는 게이트 고전압(Vgh)이 인가되고, G2 및 G3에는 게이트 저전압(Vgl)이 인가되므로 G1에 연결된 TFT(500. 510)만 턴온된다. 따라서, 부화소 ①과 ④에는 더 이상 데이터 전압이 인가되지 않고, 부화소 ①, ④는 최종 데이터 전압을 유지한다. G1에는 다음 프레임(frame)까지 게이트 고전압이 인가되지 않으므로 부화소 ①의 충전은 완료되고 인가된 데이터 전압이 다음 프레임까지 유지된다. 그러나 G2에는 곧 게이트 고전압이 인가되므로 부화소 ④는 충전이 완료된 것이 아니다.
시간이 지나 게이트 전압이 도 4의 c 구간으로 되면 G1에는 게이트 저전압, G2 및 G3에는 게이트 고전압이 인가되므로 G2 및 G3에 연결된 TFT(530, 540, 550)이 턴온된다. 따라서, 부화소 ③, ④에 데이터 전압이 인가되고, 부화소 ②에는 더 이상 데이터 전압이 인가되지 않으므로 부화소 ②는 최종 데이터 전압을 유지한다. G1에는 다음 프레임까지 게이트 고전압이 인가되지 않으므로 부화소 ②의 충전은 완료되고 인가된 전압이 다음 프레임까지 유지된다.
시간이 지나 게이트 전압이 도 4의 d 구간으로 되면 G1에는 게이트 저전압, G2에는 게이트 고전압, G3에는 게이트 저전압이 인가되므로 G2에 연결된 TFT(520, 530, 540)가 턴온된다. 따라서, 부화소 ④에 데이터 전압이 인가되고, 부화소 ③에는 더 이상 데이터 전압이 인가되지 않으므로 부화소 ③은 최종 데이터 전압을 유지한다. G2에는 다음 프레임까지 게이트 고전압이 인가되지 않으므로 부화소 ③의 충전은 완료되고 인가된 전압이 다음 프레임까지 유진된다.
시간이 지나 게이트 전압이 도 4의 d 구간을 지나게 되면 마찬가지의 논리에 따라 부화소 ④가 충전된다.
부화소는 ①, ②, ③, ④의 순서로 충전되고 각 도면에서 충전되는 화소는 굵은 동그라미로 표시하였다.
이러한 과정을 한 프레임의 시간 동안 모든 게이트 배선에 대해 순차적으로 반복하게 되면 모든 부화소의 충전이 끝나게 된다.
상기와 같이 각 부화소가 충전되기 위해서는 데이터 배선에서 R과 G 또는 B와 W의 데이터 전압을 도 4의 게이트 전압의 각 구간에 대응되게 번갈아 인가해야 한다. 즉, 도 5에서 왼쪽 일렬의 경우 도 4의 a 구간에 R, b 구간에 G, c 구간에 R, d 구간에 G의 순으로 데이터 전압이 입력되고, 오른쪽 일렬의 경우 도 4의 a 구구간에 W, b 구간에 B, c 구간에 W, d 구간에 B의 순으로 데이터 전압이 입력된다. 이는 타이밍 컨트롤러(timing controller)에서 상기 데이터 전압을 번갈아 가면서 통상의 RGB 타입의 액정표시장치보다 두 배의 클럭으로 데이터 드라이버 집적회로로 출력하면 본 발명의 실시예에 따른 쿼드 타입 액정표시장치를 구동할 수 있다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기 보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명의 범위는 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
본 발명에 의하면 다음과 같은 효과가 있다.
첫째, 각 화소(네 개의 부화소)당 두 개의 데이터 배선으로 데이터 전압을 인가하기 때문에 통상의 RGB 타입의 액정표시장치보다 데이터 배선수가 2/3로 줄어든다. 따라서, 데이터 패드의 피치를 여유있게 설계할 수 있다.
둘째, 하나의 게이트 배선에 한 행의 화소가 연결되어 있으므로 쿼드 타입임에도 RGB 타입의 액정표시장치와 같은 수의 게이트 배선수를 갖는다. 따라서, 충분한 게이트-온-타임을 확보하여 각 화소를 충전할 수 있다.
셋째, 부화소를 정사각형 형태로 배열하므로 고휘도 부화소에 의해 세로선이 발생하는 현상을 방지할 수 있다.

Claims (7)

  1. 기판;
    상기 기판에 종횡으로 배열되는 게이트 배선 및 데이터 배선;
    상기 게이트 배선 사이에 게이트 배선과 나란하게 형성되는 복수개의 스토리지 전극;
    홀수번째 게이트 배선, 데이터 배선 및 스토리지 전극으로 둘러싸인 제 1 화소 영역에 형성되는 복수개의 제 1 부화소;
    짝수번째 게이트 배선, 데이터 배선 및 스토리지 전극으로 둘러싸인 제 2 화소 영역에 형성되는 복수개의 제 2 부화소;
    상기 제 1 화소 영역에 형성되어 상기 홀수번째 게이트 배선 및 데이터 배선을 제 1 부화소에 전기적으로 연결하는 제 1 박막 트랜지스터;
    상기 제 1 화소 영역에 형성된 제 2 박막 트랜지스터; 및
    상기 제 2 화소 영역에 형성되어 상기 제 2 박막 트랜지스터와 상기 짝수번째 게이트 배선을 제 2 부화소에 전기적으로 연결하는 제 3 박막 트랜지스터를 포함하는 것을 특징으로 하는 배선수를 최소화한 쿼드 타입 액정표시장치.
  2. 제 1 항에 있어서, 제 1 박막 트랜지스터의 채널 폭은 제 2 및 제 3 박막 트랜지스터의 1/2이고, 제 1, 제 2, 제 3 박막 트랜지스터의 채널 길이는 동일한 것을 특징으로 하는 배선수를 최소화한 쿼드 타입 액정표시장치.
  3. 제 1 항에 있어서, 제 1 박막 트랜지스터의 소스 및 드레인 폭은 제 2 및 제 3 박막 트랜지스터의 1/2인 것을 특징으로 하는 배선수를 최소화한 쿼드 타입 액정표시장치.
  4. 제 1 항에 있어서, 상기 제 2 박막 트랜지스터의 드레인은 제 3 박막 트랜지스터의 소스와 전기적으로 연결되는 것을 특징으로 하는 배선수를 최소화한 쿼드 타입 액정표시장치.
  5. 제 1 항에 있어서, 상기 홀수번째 게이트 배선에서 제 1 화소 영역으로 돌출된 게이트 전극 상부에 제 1 및 제 2 박막 트랜지스터의 소스 및 드레인이 형성되는 것을 특징으로 하는 배선수를 최소화한 쿼드 타입 액정표시장치.
  6. 제 1 항에 있어서, 상기 제 1 박막 트랜지스터의 게이트 전극과 상기 제 2 박막 트랜지스터의 게이트 전극은 전기적으로 연결된 것을 특징으로 하는 배선수를 최소화한 쿼드 타입 액정표시장치.
  7. 제 1 항에 있어서, 상기 제 2 박막 트랜지스터의 드레인 전극과 상기 제 3 박막 트랜지스터의 소스 전극은 박막 트랜지스터 연결 배선으로 연결된 것을 특징으로 하는 배선수를 최소화한 쿼드 타입 액정표시장치.
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