KR20040060479A - method for forming a contact in a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 장치의 콘택 형성 방법에 관한 것으로서, 보다 상세하게는 단차를 갖는 하부 구조물을 부분적으로 노출시키는 콘택(contact)을 형성하기 위한 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact in a semiconductor device, and more particularly to a method for forming a contact that partially exposes a stepped lower structure.
최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응함으로써, 상기 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.In recent years, with the rapid spread of information media such as computers, semiconductor devices are also rapidly developing. In terms of its function, the semiconductor device is required to operate at a high speed and to have a large storage capacity. In response to these demands, the manufacturing technology of the semiconductor device has been developed to improve the degree of integration, reliability, response speed and the like.
그리고, 상기 반도체 장치는 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분할 수 있다. 상기 비휘발성 메모리 장치의 예로서는 플레시 메모리 장치, 맥램(McRAM) 장치 등을 들 수 있다.The semiconductor device may be classified into a volatile memory device and a nonvolatile memory device. Examples of the nonvolatile memory device include a flash memory device and a McRAM device.
상기 맥램 장치는 전력 소모가 적고, 제조 비용도 낮고, 정보 처리 속도도 빠르게 때문에 최근에 각광 받고 있다. 상기 맥램 장치는 하나에 셀 내에 게이트 전극과 플레시 게이트 전극이 형성된 특징을 갖는다.The McRAM device has been in the spotlight recently because of its low power consumption, low manufacturing cost, and fast information processing speed. The McRAM device is characterized in that a gate electrode and a flash gate electrode are formed in one cell.
상기 맥램 장치와 같은 반도체 장치의 콘택을 형성하는 방법은 다음과 같다.A method of forming a contact of a semiconductor device such as the McRAM device is as follows.
도 1은 종래의 방법에 따라 형성된 반도체 장치의 콘택을 설명하기 위한 단면도이다.1 is a cross-sectional view for explaining a contact of a semiconductor device formed according to a conventional method.
도 1을 참조하면, 기판(10) 상에 플레시 게이트 전극으로서 제1게이트 전극(12)을 형성하고, 통상의 게이트 전극으로서 제2게이트 전극(14, 16)을 형성한다. 그리고, 상기 기판(10)의 표면과, 상기 제2게이트 전극(14)의 표면 일부를 셀리사데이션(salicidation) 반응을 통하여 실리사이드막으로 형성한다. 이어서, 상기 결과물 상에 층간 절연막을 형성한 후, 상기 층간 절연막을 부분적으로 제거하여 콘택(20a, 20b)을 갖는 층간 절연막 패턴(18)을 형성한다.Referring to FIG. 1, the first gate electrode 12 is formed as a flash gate electrode on the substrate 10, and the second gate electrodes 14 and 16 are formed as a normal gate electrode. The surface of the substrate 10 and a part of the surface of the second gate electrode 14 are formed of a silicide layer through a salicidation reaction. Subsequently, after forming the interlayer insulating film on the resultant, the interlayer insulating film is partially removed to form the interlayer insulating film pattern 18 having the contacts 20a and 20b.
이와 같이, 상기 콘택(20a, 20b)을 갖는 층간 절연막 패턴(18)을 형성함으로서 상기 제1게이트 전극(12)의 표면, 기판(10)의 표면 및 제2게이트 전극(14, 16)의 표면이 노출된다.As such, by forming the interlayer insulating film pattern 18 having the contacts 20a and 20b, the surface of the first gate electrode 12, the surface of the substrate 10, and the surface of the second gate electrodes 14 and 16 are formed. Is exposed.
여기서, 상기 제1게이트 전극(12), 기판(10)의 표면 및 제2게이트 전극(14, 16)은 서로 다른 높이 즉, 단차를 갖는다. 때문에, 상기 콘택(20a, 20b)의 형성이용이하지 않은 단점을 갖는다. 즉, 상기 제1게이트 전극(12)의 표면을 노출시키기 위한 콘택(20a)을 타겟으로 설정할 경우 상기 기판(10)의 표면과 제2게이트 전극(14, 16)을 노출시키기 위한 콘택(20b)이 오픈되지 않는 상황이 발생하는 것이다.Here, the first gate electrode 12, the surface of the substrate 10, and the second gate electrodes 14 and 16 have different heights, that is, steps. Therefore, the formation of the contacts 20a and 20b has a disadvantage that it is not easy to use. That is, when setting the contact 20a for exposing the surface of the first gate electrode 12 as a target, the contact 20b for exposing the surface of the substrate 10 and the second gate electrodes 14 and 16 is exposed. It is a situation that does not open.
또한, 상기 기판(10)의 표면과 제2게이트 전극(14, 16)을 노출시키기 위한 콘택(20b)을 타겟으로 설정할 경우 상기 제1게이트 전극(12)을 노출시키기 위한 콘택(20a)은 오버 식각(over etch)이 이루어짐으로서 상기 제1게이트 전극(12)을 손상시키는 상황이 발생하는 것이다.When the target 20b for exposing the surface of the substrate 10 and the second gate electrodes 14 and 16 is set as a target, the contact 20a for exposing the first gate electrode 12 is over. The etching is performed to damage the first gate electrode 12.
이와 같이, 종래의 방법을 통하여 단차를 갖는 구조물을 노출시키는 콘택을 형성할 경우 전술한 바와 같은 문제점을 갖는다.As such, when the contact is formed to expose the structure having the step through the conventional method, there is a problem as described above.
본 발명의 목적은, 단차를 갖는 구조물을 노출시키는 콘택을 안정적으로 형성하기 위한 방법을 제공하는데 있다.It is an object of the present invention to provide a method for stably forming a contact exposing a structure having a step.
도 1은 종래의 방법에 따라 형성된 반도체 장치의 콘택을 설명하기 위한 단면도이다.1 is a cross-sectional view for explaining a contact of a semiconductor device formed according to a conventional method.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 장치의 콘택 형성 방법을 나타내는 단면도들이다.2A to 2D are cross-sectional views illustrating a method for forming a contact in a semiconductor device according to an embodiment of the present invention.
상기 목적을 달성하기 위한 본 발명의 방법은, 절연막 패턴을 상부에 갖는 제1게이트 전극과 금속 실리사이드막 패턴을 상부에 갖는 제2게이트 전극을 포함하는 기판을 마련하는 단계와, 상기 제1게이트 전극의 절연막 패턴의 일부를 제거하는 단계와, 상기 절연막 패턴의 일부가 제거된 제1게이트 전극과 상기 제2게이트 전극 및 기판 상에 식각 저지막을 연속적으로 형성하는 단계와, 상기 식각 저지막 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 부분적으로 제거하여 상기 제1게이트 전극, 상기 제2게이트 전극 및 상기 기판 상에 형성시킨 식각 저지막을 노출시키는 층간 절연막 패턴을 형성하는 단계와, 상기 층간 절연막 패턴에 의해 노출된 식각 저지막을 제거하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method including: providing a substrate including a first gate electrode having an insulating film pattern thereon and a second gate electrode having a metal silicide layer pattern thereon; Removing a portion of the insulating layer pattern, forming an etch stop layer on the first gate electrode, the second gate electrode, and the substrate on which the portion of the insulating layer pattern is removed, and forming an interlayer on the etch stop layer Forming an insulating layer, partially removing the interlayer insulating layer to form an interlayer insulating layer pattern exposing the etch stop layer formed on the first gate electrode, the second gate electrode, and the substrate; Removing the etch stop layer exposed by the pattern.
이때, 상기 식각 저지막은 절연막이고, 상기 층간 절연막은 산화막으로서, 콘택을 형성하기 위한 상기 층간 절연막의 부분적 제거는 상기 층간 절연막과 상기 식각 저지막의 식각 선택비를 이용한 건식 식각에 의해 수행된다.In this case, the etch stop layer is an insulating film, and the interlayer insulating film is an oxide film, and partial removal of the interlayer insulating film for forming a contact is performed by dry etching using an etching selectivity between the interlayer insulating film and the etch stop layer.
이와 같이, 본 발명에 의하면, 식각 저지막을 형성한 후, 식각 선택비를 갖는 건식 식각을 통하여 콘택을 형성하기 때문에 단차를 갖는 구조물에서의 콘택 형성에 적절하게 적용할 수 있다.As described above, according to the present invention, since the contact is formed through the dry etching having the etching selectivity after the etching stopper film is formed, the present invention can be suitably applied to contact formation in a structure having a step.
따라서, 최근의 미세 패턴을 갖는 반도체 장치의 제조에 본 발명의 방법을 적극적으로 적용할 수 있다.Therefore, the method of this invention can be actively applied to manufacture of the semiconductor device which has a recent fine pattern.
(실시예)(Example)
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 장치의 콘택 형성 방법을 나타내는 단면도들이다.2A to 2D are cross-sectional views illustrating a method for forming a contact in a semiconductor device according to an embodiment of the present invention.
도 2a를 참조하면, 기판(30) 상에 플레시 게이트 전극으로서 제1게이트 전극(31)을 형성한 후, 통상의 게이트 전극으로서 제2게이트 전극(34)을 형성한다.Referring to FIG. 2A, the first gate electrode 31 is formed as a flash gate electrode on the substrate 30, and then the second gate electrode 34 is formed as a normal gate electrode.
상기 제1게이트 전극(31)은 도전막 패턴(31a)과 절연막 패턴(31b)을 포함하고, 그것의 측벽에는 스페이서(32)를 갖는다. 여기서, 상기 도전막 패턴(31a)은 폴리 실리콘막인 것이 바람직하고, 절연막 패턴(31b)과 스페이서(32)는 질화막인 것이 바람직하다.The first gate electrode 31 includes a conductive film pattern 31a and an insulating film pattern 31b, and has a spacer 32 on the sidewall thereof. Here, the conductive film pattern 31a is preferably a polysilicon film, and the insulating film pattern 31b and the spacer 32 are preferably a nitride film.
상기 제2게이트 전극(34)은 도전막 패턴(34a)과 실리사이드막 패턴(34b)을 포함하고, 그것의 측벽에는 스페이서(35)를 갖는다. 여기서, 상기 도전막 패턴(34a)은 폴리 실리콘막인 것이 바람직하고, 상기 실리사이드막 패턴(34b)은 상기 폴리 실리콘막 상에 금속막을 형성한 후, 살리사데이션 반응을 통하여 형성하는 것이 바람직하다. 그리고, 제2게이트 전극(34)의 스페이서(35) 또한 질화막인 것이 바람직하다.The second gate electrode 34 includes a conductive film pattern 34a and a silicide film pattern 34b, and has a spacer 35 on the sidewall thereof. Here, the conductive film pattern 34a is preferably a polysilicon film, and the silicide film pattern 34b is preferably formed through a salicide reaction after forming a metal film on the polysilicon film. The spacer 35 of the second gate electrode 34 is also preferably a nitride film.
또한, 상기 살리사데이션 반응을 실시할 때 노출된 기판(30) 표면 또한 실리사이드막(30a)으로 형성된다.In addition, the surface of the substrate 30 exposed when the salicide reaction is performed is also formed of the silicide film 30a.
도 2b를 참조하면, 포토레지스트 패턴과 같은 마스크층(36)을 식각 마스크로 사용하는 식각을 실시하여 상기 제1게이트 전극(31)의 절연막 패턴(31b)의 일부를 제거한다.Referring to FIG. 2B, a portion of the insulating layer pattern 31b of the first gate electrode 31 is removed by etching by using a mask layer 36 such as a photoresist pattern as an etching mask.
이에 따라, 상기 제1게이트 전극(31)의 도전막 패턴(31a)의 일부가 노출된다. 여기서, 상기 노출된 도전막 패턴(31a)은 후속되는 공정에 의해 형성되는 콘택과 전기적으로 연결되는 부분이다. 즉, 전기적인 연결을 위하여 상기 도전막 패턴(31a)의 일부를 노출시키는 것이다.As a result, a part of the conductive film pattern 31a of the first gate electrode 31 is exposed. In this case, the exposed conductive layer pattern 31a is a portion electrically connected to a contact formed by a subsequent process. That is, part of the conductive film pattern 31a is exposed for electrical connection.
도 2c를 참조하면, 상기 마스크층(36)을 제거한 후, 상기 절연막 패턴(31a)의 일부가 제거된 제1게이트 전극(31)과 상기 제2게이트 전극(34) 및 기판(30) 상에 식각 저지막(50)을 연속적으로 형성한다. 이때, 상기 식각 저지막(50)은 절연막인 것이 바람직하다.Referring to FIG. 2C, after the mask layer 36 is removed, a portion of the insulating layer pattern 31a is removed from the first gate electrode 31, the second gate electrode 34, and the substrate 30. The etch stop layer 50 is continuously formed. In this case, the etch stop layer 50 is preferably an insulating film.
그리고, 상기 식각 저지막(50) 상에 층간 절연막을 형성한다. 상기 층간 절연막은 산화막인 것이 바람직하다.An interlayer insulating layer is formed on the etch stop layer 50. It is preferable that the said interlayer insulation film is an oxide film.
이어서, 상기 층간 절연막을 부분적으로 제거하여 콘택(42a, 42b)을 갖는 층간 절연막 패턴(40)을 형성한다. 상기 층간 절연막 패턴(40)의 형성은 통상적인 사진 식각 공정에 의해 달성된다. 그리고, 상기 층간 절연막 패턴(40)의 형성은 상기 층간 절연막과 식각 저지막(50)의 식각 선택비를 이용한 건식 식각에 의해 달성된다.Subsequently, the interlayer insulating film is partially removed to form an interlayer insulating film pattern 40 having contacts 42a and 42b. Formation of the interlayer insulating film pattern 40 is accomplished by a conventional photolithography process. The interlayer insulating layer pattern 40 may be formed by dry etching using an etch selectivity between the interlayer insulating layer and the etch stop layer 50.
이와 같이, 상기 층간 절연막 패턴(40)을 형성함으로서 상기 제1게이트 전극(31), 상기 제2게이트 전극(34) 및 기판(30) 상에 형성시킨 식각 저지막(50)이 노출된다. 이때, 상기 식각이 이루어지는 부분은 단차를 갖는다.As such, by forming the interlayer insulating layer pattern 40, the etch stop layer 50 formed on the first gate electrode 31, the second gate electrode 34, and the substrate 30 is exposed. In this case, the portion where the etching is performed has a step.
즉, 상기 제1게이트 전극(31), 제2게이트 전극(34) 및 기판(30)의 높이가 서로 다른 것이다. 그러나, 상기 콘택(42a, 42b)을 형성하여도 상기 제1게이트 전극(31), 제2게이트 전극(34) 및 기판(30)에는 영향이 가해지지 않는다.That is, the heights of the first gate electrode 31, the second gate electrode 34, and the substrate 30 are different from each other. However, even when the contacts 42a and 42b are formed, the first gate electrode 31, the second gate electrode 34, and the substrate 30 are not affected.
이는, 상기 식각 저지막(50)에 의해 상기 상기 제1게이트 전극(31), 제2게이트 전극(34) 및 기판(30)이 보호되기 때문이다. 즉, 상기 제1게이트 전극(31)의 표면을 노출시키기 위한 콘택(42a)을 타겟으로 설정할 경우 상기 기판(30)의 표면과 제2게이트 전극(34)을 노출시키기 위한 콘택(42b)이 오픈되지 않는 상황은 발생하지 않는다.This is because the first gate electrode 31, the second gate electrode 34, and the substrate 30 are protected by the etch stop layer 50. That is, when setting the contact 42a for exposing the surface of the first gate electrode 31 as a target, the contact 42b for exposing the surface of the substrate 30 and the second gate electrode 34 is opened. The situation does not happen.
또한, 상기 기판(30)의 표면과 제2게이트 전극(34)을 노출시키기 위한콘택(42b)을 타겟으로 설정할 경우 상기 제1게이트 전극(31)을 노출시키기 위한 콘택(42a)은 오버 식각이 이루어지지 않는다.In addition, when the contact 42b for exposing the surface of the substrate 30 and the second gate electrode 34 is set as a target, the contact 42a for exposing the first gate electrode 31 may have an over-etching property. Not done.
따라서, 상기 콘택(42a, 42b)을 원하는 부위까지 정확하게 형성할 수 있다.Therefore, the contacts 42a and 42b can be formed accurately up to a desired portion.
도 2d를 참조하면, 상기 콘택(42a, 42b)에 의해 노출된 부위의 식각 저지막(50)을 제거된다. 이에 따라, 상기 제1게이트 전극(31)의 도전막 패턴(31b)과, 상기 기판(30)의 표면 즉, 실리사이드막(30a)의 형성된 부위 및 제2게이트 전극(34)의 실리사이드막 패턴(34b)이 노출된다.Referring to FIG. 2D, the etch stop layer 50 of the portion exposed by the contacts 42a and 42b is removed. Accordingly, the conductive film pattern 31b of the first gate electrode 31, the surface of the substrate 30, that is, the portion of the silicide film 30a formed and the silicide film pattern of the second gate electrode 34 ( 34b) is exposed.
따라서, 원하는 부위를 정확하게 노출시키고, 노출된 부위가 거의 영향을 받지 않는 콘택을 갖는 층간 절연막 패턴을 용이하게 형성할 수 있다.Therefore, it is possible to easily form an interlayer insulating film pattern having a contact where the desired portion is accurately exposed and the exposed portion is hardly affected.
이어서, 상기 층간 절연막 패턴(40)의 콘택(42a, 42b)에 전기적 연결을 위한 금속 배선을 형성하는 공정을 실시한다.Subsequently, a process of forming metal wires for electrical connection to the contacts 42a and 42b of the interlayer insulating film pattern 40 is performed.
이와 같이, 본 발명에 의하면, 식각 저지막을 형성함으로서 콘택을 형성하기 위한 부위가 단차를 갖더라도 상기 단차에 의해 영향을 감소시킬 수 있다.As described above, according to the present invention, by forming the etch stop layer, even if a portion for forming a contact has a step, the influence can be reduced by the step.
따라서, 상기 단차를 갖는 부위에서의 콘택을 용이하게 형성할 수 있다. 때문에, 본 발명의 방법은 최근의 미세 패턴을 갖는 반도체 장치의 제조에 적극적으로 적용할 수 있다.Therefore, the contact in the site | part which has the said step | step can be formed easily. Therefore, the method of this invention can be actively applied to manufacture of the semiconductor device which has a recent fine pattern.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.
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