KR20040057562A - Method of fabricating semiconductor devcie with ruthenium plug - Google Patents
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Abstract
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 루테늄플러그를 구비하는 반도체 소자 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a semiconductor device having a ruthenium plug and a manufacturing method thereof.
최근에 메모리 소자의 고집적화, 소형화 및 고속화에 따라 캐패시터가 차지하는 면적이 감소하고 있으며, 비록 반도체 소자가 고집적화 및 소형화되더라도 반도체 소자를 구동시키기 위한 캐패시터의 정전 용량은 최소한 확보되어야한다.In recent years, the area occupied by a capacitor has been decreasing due to the high integration, miniaturization, and high speed of the memory device. Even if the semiconductor device is highly integrated and miniaturized, the capacitance of the capacitor for driving the semiconductor device should be secured at least.
캐패시터의 정전 용량을 확보하기 위한 한 방안으로 캐패시터의 하부전극을 실린더(Cyclinder) 구조, 콘케이브(Concave) 구조 등의 3차원 구조로 형성하여 제한된 면적 하에서 캐패시터의 하부전극의 유효 표면적을 극대화시키고 있다.To secure the capacitance of the capacitor, the lower electrode of the capacitor is formed in a three-dimensional structure such as a cylinder structure and a concave structure to maximize the effective surface area of the lower electrode of the capacitor under a limited area. .
또한, 소자의 디자인룰의 감소에 따라 캐패시터의 내부 공간은 작아지고 높이는 계속 증가하고 있다. 3차원 캐패시터의 높이가 증가함에 따라 스토리지노드산화막(Storage node oxide)의 전체 두께에 걸쳐 균일한 스토리지노드 홀(storage node hole)의 식각이 매우 중요하게 되었다.In addition, as the design rule of the device decreases, the internal space of the capacitor becomes smaller and the height continues to increase. As the height of the three-dimensional capacitor increases, the etching of the storage node holes uniform over the entire thickness of the storage node oxide becomes very important.
도 1은 종래 기술에 따른 반도체 소자를 도시한 구조 단면도이다.1 is a structural cross-sectional view showing a semiconductor device according to the prior art.
도 1에 도시된 바와 같이, 반도체 기판(11) 상에 제1층간절연막(12)이 형성되고, 제1층간절연막(12)을 관통하는 랜딩플러그(13)가 반도체 기판(11)과 연결되고 있으며, 랜딩플러그(13) 및 제1층간절연막(12) 상에 제2층간절연막(14)이 형성되고 있다.As shown in FIG. 1, a first interlayer insulating film 12 is formed on the semiconductor substrate 11, and a landing plug 13 penetrating the first interlayer insulating film 12 is connected to the semiconductor substrate 11. The second interlayer insulating film 14 is formed on the landing plug 13 and the first interlayer insulating film 12.
그리고, 제2층간절연막(14)의 선택된 표면 상에 하드마스크(16)와스페이서(17)가 구비된 비트라인(15)이 형성되고, 비트라인(15) 상부에 제3층간절연막(17)이 형성되고 있다.The bit line 15 having the hard mask 16 and the spacer 17 is formed on the selected surface of the second interlayer insulating film 14, and the third interlayer insulating film 17 is formed on the bit line 15. Is being formed.
그리고, 비트라인(15) 사이의 랜딩플러그(13)를 노출시키는 제3층간절연막(18)과 제2층간절연막(14)이 제공하는 스토리지노드콘택홀에 스토리지노드콘택플러그(storage node contact plug, 19)가 매립되어 랜딩플러그(13)와 전기적으로 연결되고 있다. 여기서, 스토리지노드콘택플러그(19)와 랜딩플러그(13)는 주로 폴리실리콘막을 이용한다.In addition, the storage node contact plug (storage node contact plug) is provided in the storage node contact hole provided by the third interlayer insulating film 18 and the second interlayer insulating film 14 exposing the landing plugs 13 between the bit lines 15. 19 is embedded and electrically connected to the landing plug 13. Here, the storage node contact plug 19 and the landing plug 13 mainly use a polysilicon film.
그리고, 스토리지노드콘택플러그(19)를 노출시킨는 식각배리어막(20)과 스토리지노드산화막(21)의 적층막이 제공하는 스토리지노드홀에 실린더형 하부전극(20)이 형성되고 있다.A cylindrical lower electrode 20 is formed in the storage node hole provided by the stacked layer of the etch barrier film 20 and the storage node oxide film 21 exposing the storage node contact plug 19.
그러나, 종래 기술에서는 고집적화에 따른 디자인룰(design rule) 감소에 의해 스토리지노드콘택홀 형성시 오정렬(misalign)이나 과도식각으로 인해 자기정렬콘택(Self Aligned Contact) 페일(fail)이 빈번히 발생하는 문제가 있다. 또한, 스토리지노드콘택플러그(19)가 주로 폴리실리콘막이므로 콘택저항도 높다.However, in the prior art, a self-aligned contact fail frequently occurs due to misalignment or excessive etching when forming a storage node contact hole due to a decrease in design rules due to high integration. have. In addition, since the storage node contact plug 19 is mainly a polysilicon film, the contact resistance is also high.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 스토리지노드콘택홀 형성시의 오정렬이나 과도 식각으로 인해 초래되는 자기정렬콘택 페일을 방지하고 스토리지노드콘택플러그의 콘택저항을 낮추는데 적합한 반도체 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems of the prior art, a semiconductor suitable for preventing the self-aligned contact failure caused by misalignment or excessive etching during storage node contact hole formation and lower the contact resistance of the storage node contact plug An object thereof is to provide a device and a method of manufacturing the same.
도 1은 종래 기술에 따른 반도체 소자를 도시한 구조 단면도,1 is a structural cross-sectional view showing a semiconductor device according to the prior art;
도 2는 본 발명의 실시예에 따른 반도체 소자를 도시한 구조 단면도,2 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention;
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도.3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
31 : 반도체 기판 32 : 제1층간절연막31 semiconductor substrate 32 first interlayer insulating film
33 : 랜딩플러그 34 : 제2층간절연막33: landing plug 34: second interlayer insulating film
35 : 비트라인 36 : 하드마스크35: bit line 36: hard mask
37 : 스페이서 38 : 배리어메탈37 spacer 38 barrier metal
39a : 루테늄플러그 41 : 제3층간절연막39a: ruthenium plug 41: third interlayer insulating film
42 : 식각배리어막 43 : 스토리지노드산화막42: etching barrier film 43: storage node oxide film
44 : 하부전극44: lower electrode
상기 목적을 달성하기 위한 본 발명의 반도체 소자는 반도체 기판, 상기 반도체 기판 상의 제1층간절연막, 상기 제1층간절연막이 제공하는 콘택홀에 매립된 랜딩플러그, 상기 랜딩플러그를 포함한 상기 제1층간절연막 상의 제2층간절연막, 상기 제2층간절연막의 선택된 표면 상에 형성되며 상부와 측면이 절연성 보호막으로 둘러쌓인 비트라인, 상기 비트라인 사이의 상기 제2층간절연막이 제공하는 콘택홀에 매립되어 상기 랜딩플러그와 연결되며, 상기 비트라인의 표면과 평탄한 표면을 갖는 루테늄플러그, 및 상기 루테늄플러그 상에 형성된 하부전극과 상기 하부전극상의 유전막과 상기 유전막 상의 상부전극으로 이루어진 캐패시터를 포함하는 것을 특징으로 한다.A semiconductor device of the present invention for achieving the above object is a semiconductor substrate, a first interlayer insulating film on the semiconductor substrate, a landing plug embedded in a contact hole provided by the first interlayer insulating film, the first interlayer insulating film including the landing plug A second interlayer dielectric layer formed on the second interlayer dielectric layer, a bit line formed on a selected surface of the second interlayer dielectric layer and surrounded by an insulating protective film, and buried in a contact hole provided by the second interlayer dielectric layer between the bit lines. A ruthenium plug connected to the plug and having a flat surface and a surface of the bit line, and a capacitor including a lower electrode formed on the ruthenium plug, a dielectric film on the lower electrode, and an upper electrode on the dielectric film.
그리고, 본 발명의 반도체 소자의 제조 방법은 반도체 기판 상에 제1층간절연막에 의해 이웃한 것과 서로 절연되는 랜딩플러그를 형성하는 단계, 상기 랜딩플러그 및 상기 제1층간절연막상에 제2층간절연막을 형성하는 단계, 상기 제2층간절연막의 선택된 표면상에 절연성 보호막으로 둘러쌓인 비트라인을 형성하는 단계, 상기 비트라인 사이의 제2층간절연막을 식각하여 상기 랜딩플러그 표면을 노출시키는 콘택홀을 형성하는 단계, 상기 비트라인의 사이의 콘택홀내에 배리어메탈과 루테늄플러그를 매립시키는 단계, 및 상기 루테늄 플러그와 연결되는 하부전극을 포함하는 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 한다.In the method of manufacturing a semiconductor device of the present invention, forming a landing plug that is insulated from each other by a first interlayer insulating film on a semiconductor substrate, and forming a second interlayer insulating film on the landing plug and the first interlayer insulating film. Forming a bit line surrounded by an insulating protective film on the selected surface of the second interlayer insulating film; and etching a second interlayer insulating film between the bit lines to form a contact hole exposing the landing plug surface. And embedding a barrier metal and a ruthenium plug in a contact hole between the bit lines, and forming a capacitor including a lower electrode connected to the ruthenium plug.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 2는 본 발명의 실시예에 따른 반도체 소자를 도시한 구조 단면도이다.2 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.
도 2에 도시된 바와 같이, 반도체 기판(31) 상에 제1층간절연막(32)이 형성되고, 제1층간절연막(32)이 제공하는 콘택홀에 반도체 기판(31)과 연결되는 랜딩플러그(33)가 형성되며, 랜딩플러그(33) 및 제1층간절연막(32) 상에 제2층간절연막(34)이 형성되고, 제2층간절연막(34)의 선택된 표면 상에 상부 및 측면을 보호하는 절연성 보호막-하드마스크(36) 및 스페이서(37)-을 구비하는 비트라인(35)이 형성된다.As illustrated in FIG. 2, a landing plug is formed on the semiconductor substrate 31 and is connected to the semiconductor substrate 31 in a contact hole provided by the first interlayer insulating layer 32. 33 is formed, a second interlayer insulating film 34 is formed on the landing plug 33 and the first interlayer insulating film 32, and protects the top and side surfaces on the selected surface of the second interlayer insulating film 34. A bit line 35 having an insulating protective film-hard mask 36 and spacer 37-is formed.
그리고, 비트라인(35) 사이의 제2층간절연막(34)을 식각하여 랜딩플러그(33)를 노출시킨 콘택홀에 배리어메탈(38)과 루테늄플러그(39a)가 매립되고 있다. 즉, 비트라인(35) 사이에 스토리지노드콘택플러그인 루테늄플러그(39a)가 비트라인(35)의 표면과 실질적으로 평탄한 표면을 갖고 매립되어 있다.The barrier metal 38 and the ruthenium plug 39a are buried in the contact hole where the second interlayer insulating film 34 between the bit lines 35 is etched to expose the landing plug 33. That is, a ruthenium plug 39a, which is a storage node contact plug, is buried between the bit lines 35 with a surface substantially flat with the surface of the bit line 35.
그리고, 루테늄플러그(39a)를 제외한 제2층간절연막(34) 상부를 제3층간절연막(41)이 덮고 있으며, 루테늄플러그(39a) 및 제3층간절연막(41)을 식각배리어막(42)과 스토리지노드산화막(43)이 덮고 있다.The third interlayer insulating film 41 covers the upper portion of the second interlayer insulating film 34 except for the ruthenium plug 39a, and the ruthenium plug 39a and the third interlayer insulating film 41 are etched from the etch barrier film 42. The storage node oxide film 43 is covered.
그리고, 식각배리어막(42)과 스토리지노드산화막(43)이 제공하는 스토리지노드홀에 실린더형 하부전극(44)이 형성되고, 이 실린더형 하부전극(44)이 루테늄플러그(39a)와 연결되고 있다.In addition, a cylindrical lower electrode 44 is formed in a storage node hole provided by the etching barrier layer 42 and the storage node oxide layer 43, and the cylindrical lower electrode 44 is connected to the ruthenium plug 39a. have.
도 2에 도시된 것처럼, 스토리지노드콘택플러그가 폴리실리콘막에 비해 저항이 낮고 고온 열안정성이 높으며 내산화 특성이 우수한 루테늄플러그(39a)를 이용하고 있다.As shown in FIG. 2, the storage node contact plug uses a ruthenium plug 39a having low resistance, high temperature thermal stability, and excellent oxidation resistance as compared to the polysilicon film.
그리고, 루테늄플러그(39a)가 비트라인(35) 사이에 매립된 형태로 제공되고 있으므로, 루테늄플러그(39a)를 형성하기 위한 스토리지노드콘택홀 식각 과정이 필요없다.In addition, since the ruthenium plug 39a is provided in a form buried between the bit lines 35, the storage node contact hole etching process for forming the ruthenium plug 39a is unnecessary.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 3a에 도시된 바와 같이, 반도체 기판(31) 상에 제1층간절연막(32)을 증착한 후, 제1층간절연막(32)을 식각하여 랜딩플러그용 콘택홀을 형성한다. 다음에, 랜딩플러그용 콘택홀을 포함한 전면에 폴리실리콘막을 증착한 후 에치백 또는 화학적기계적연마하여 랜딩플러그(33)를 형성한다. 결국, 랜딩플러그(33)는 제1층간절연막(32)에 의해 이웃하는 랜딩플러그와 서로 절연된다.As shown in FIG. 3A, after depositing the first interlayer dielectric layer 32 on the semiconductor substrate 31, the first interlayer dielectric layer 32 is etched to form a contact hole for landing plugs. Next, after the polysilicon film is deposited on the entire surface including the landing plug contact hole, the landing plug 33 is formed by etching back or chemical mechanical polishing. As a result, the landing plug 33 is insulated from the neighboring landing plug by the first interlayer insulating film 32.
다음으로, 랜딩플러그(33) 및 제1층간절연막(32) 상에 제2층간절연막(34)을 증착 및 평탄화한 후, 제2층간절연막(34)의 선택된 표면 상에 하드마스크(36)와 스페이서(37)를 구비하는 비트라인(35)을 형성한다. 이때, 하드마스크(36)와 스페이서(37)는 후속 식각 공정 및 화학적기계적연마 공정으로부터 비트라인(35)을 보호하는 절연성 보호막이며, 특히 스페이서(37)는 스토리지노드콘택플러그와 비트라인(35)간 숏트를 방지하는 역할을 한다.Next, after depositing and planarizing the second interlayer insulating film 34 on the landing plug 33 and the first interlayer insulating film 32, the hard mask 36 and the selected surface of the second interlayer insulating film 34 are formed. A bit line 35 having a spacer 37 is formed. At this time, the hard mask 36 and the spacer 37 is an insulating protective film to protect the bit line 35 from the subsequent etching process and chemical mechanical polishing process, in particular, the spacer 37 is a storage node contact plug and the bit line 35. Prevents liver short.
다음으로, 비트라인(35) 사이의 제2층간절연막(34)을 선택적으로 식각하여 랜딩플러그(33) 표면을 노출시키는 콘택홀(34a)을 형성한다. 이때, 콘택홀(34a)은 비트라인 형성전에 형성할 수도 있다.Next, the second interlayer insulating layer 34 between the bit lines 35 is selectively etched to form a contact hole 34a exposing the surface of the landing plug 33. In this case, the contact hole 34a may be formed before forming the bit line.
도 3b에 도시된 바와 같이, 콘택홀(34a) 및 비트라인(35)을 포함한 제2층간절연막(34) 상에 배리어메탈(38)을 증착한다. 이때, 배리어메탈(38)은 티타늄(Ti)과 티타늄나이트라이드(TiN)의 이중막을 이용하며, 티타늄은 물리기상증착법(PVD)을 이용하여 5nm∼20nm의 두께로 증착한 것이고, 티타늄나이트라이드(TiN)는 화학기상증착법(CVD)을 이용하여 10nm∼30nm의 두께로 증착한 것이다. 그리고, 700℃∼ 850℃의 열처리를 통해 랜딩플러그(33)와 배리어메탈(38)의 계면에 티타늄실리사이드(TiSi2)를 형성할 수도 있다.As shown in FIG. 3B, a barrier metal 38 is deposited on the second interlayer insulating film 34 including the contact hole 34a and the bit line 35. In this case, the barrier metal 38 uses a double layer of titanium (Ti) and titanium nitride (TiN), and titanium is deposited to a thickness of 5 nm to 20 nm using physical vapor deposition (PVD). TiN) is deposited at a thickness of 10 nm to 30 nm by chemical vapor deposition (CVD). In addition, titanium silicide (TiSi 2 ) may be formed at an interface between the landing plug 33 and the barrier metal 38 through heat treatment at 700 ° C. to 850 ° C. FIG.
다음으로, 배리어메탈(38) 상에 화학기상증착법(Chemical Vapor Deposition)을 이용하여 250nm∼350nm의 두께로 루테늄막(Ru, 39)을 증착한다.Next, a ruthenium film (Ru, 39) is deposited on the barrier metal 38 to a thickness of 250 nm to 350 nm by using chemical vapor deposition (Chemical Vapor Deposition).
루테늄막(39)을 화학기상증착법을 이용하여 증착할 때, 루테늄전구체(Ru precursor)는 tris(2, 4-octanedionato)Ru 또는 Ru(od)3를 이용하고, 반응챔버의 압력을 0.4torr∼1.0torr로 유지하며, 반응챔버의 온도를 250℃∼500℃로 유지한다. 그리고 전체 가스의 유량을 400sccm∼1000sccm으로 유지하고, 반응가스로 산소(O2)를 사용한다. 이때, 전체 가스 유량에 대한 산소의 유량은 10%∼40%로 유지한다.When the ruthenium film 39 is deposited by chemical vapor deposition, the ru precursor is tris (2,4-octanedionato) Ru or Ru (od) 3 , and the pressure of the reaction chamber is 0.4 tor ~. The temperature is maintained at 1.0 torr and the temperature of the reaction chamber is maintained at 250 ° C to 500 ° C. The flow rate of the entire gas is maintained at 400 sccm to 1000 sccm, and oxygen (O 2 ) is used as the reaction gas. At this time, the flow rate of oxygen with respect to the total gas flow rate is maintained at 10% to 40%.
위에서 루테늄막(39)은 화학기상증착법을 이용하여 증착하였으나, 단차피복성(step coverage)이 우수한 원자층증착법(Atomic Layer Deposition)을 이용해도 된다.Although the ruthenium film 39 is deposited by chemical vapor deposition, an atomic layer deposition method having excellent step coverage may be used.
도 3c에 도시된 바와 같이, 비트라인(35) 상의 하드마스크(36)의 표면이 드러날때까지 루테늄막(39)을 화학적기계적연마하여 평탄화시킨다. 이때,배리어메탈(38)도 동시에 연마되고, 화학적기계적연마후에 비트라인(35) 사이에 노출된 랜딩플러그(33)에 연결되는 루테늄막(39a)과 제2층간절연막(34) 상의 루테늄막(39b)이 잔류한다. 이하, 랜딩플러그(33)에 연결되는 루테늄막(39a)이 스토리지노드콘택플러그이므로, 루테늄플러그(39a)라고 약칭한다.As shown in FIG. 3C, the ruthenium film 39 is planarized by chemical mechanical polishing until the surface of the hard mask 36 on the bit line 35 is exposed. At this time, the barrier metal 38 is also polished at the same time, the ruthenium film 39a on the second interlayer insulating film 34 and the ruthenium film 39a connected to the landing plug 33 exposed between the bit lines 35 after chemical mechanical polishing. 39b) remains. Hereinafter, since the ruthenium film 39a connected to the landing plug 33 is a storage node contact plug, it is abbreviated as a ruthenium plug 39a.
도 3d에 도시된 바와 같이, 루테늄플러그(39a) 및 비트라인 상부를 덮는 감광막패턴(40)을 형성한 후, 감광막패턴(40)에 의해 노출되는 제2층간절연막(34)상의 루테늄막(39b)과 배리어메탈(38)을 제거한다.As shown in FIG. 3D, after the ruthenium plug 39a and the photoresist pattern 40 covering the upper part of the bit line are formed, the ruthenium film 39b on the second interlayer insulating film 34 exposed by the photoresist pattern 40 is formed. ) And barrier metal 38 are removed.
도 3e에 도시된 바와 같이, 감광막패턴(40)을 제거한 후, 전면에 제3층간절연막(41)을 증착한다. 이때, 제3층간절연막(41)은 고밀도플라즈마 산화막(High Density Plasma Oxide)을 이용하며, 그 두께는 400nm∼500nm의 두께이다.As shown in FIG. 3E, after the photosensitive film pattern 40 is removed, a third interlayer insulating film 41 is deposited on the entire surface. At this time, the third interlayer insulating film 41 uses a high density plasma oxide (High Density Plasma Oxide), the thickness is 400nm to 500nm.
다음에, 루테늄플러그(39a)의 표면이 노출될때까지 제3층간절연막(41)을 평탄화시킨다.Next, the third interlayer insulating film 41 is planarized until the surface of the ruthenium plug 39a is exposed.
도 3f에 도시된 바와 같이, 루테늄플러그(39a) 및 평탄화된 제3층간절연막(41) 상에 식각배리어막(42)과 스토리지노드산화막(43)을 증착한다. 이때, 식각배리어막(42)은 화학기상증착법을 이용하여 40nm∼100nm의 두께로 증착한 질화막이며, 스토리지노드산화막(43)은 1500nm∼2200nm의 두께로 증착한 TEOS(Tetra Ethyl Ortho Silicate)이다.As shown in FIG. 3F, an etch barrier film 42 and a storage node oxide film 43 are deposited on the ruthenium plug 39a and the planarized third interlayer insulating film 41. At this time, the etching barrier film 42 is a nitride film deposited to a thickness of 40nm to 100nm by chemical vapor deposition, the storage node oxide film 43 is a TEOS (Tetra Ethyl Ortho Silicate) deposited to a thickness of 1500nm to 2200nm.
다음에, 스토리지노드산화막(43)과 식각배리어막(42)을 연속적으로 식각하여 루테늄플러그(39a)를 노출시키는 스토리지노드홀(storagenode hole)을 형성한 후, 스토리지노드홀내에 실린더형 하부전극(44)을 형성한다. 이때, 하부전극(44)은 화학기상증착법을 이용하여 20nm∼40nm의 두께로 증착한 루테늄막이고, 실린더형 하부전극(44)을 형성하기 위해 스토리지노드홀을 포함한 전면에 루테늄막을 증착한 후 에치백이나 화학적기계적 연마를 실시한다.Subsequently, the storage node oxide layer 43 and the etching barrier layer 42 are continuously etched to form a storage node hole exposing the ruthenium plug 39a to form a storage node hole. 44). At this time, the lower electrode 44 is a ruthenium film deposited to a thickness of 20nm to 40nm by chemical vapor deposition, and after the ruthenium film is deposited on the entire surface including the storage node hole to form the cylindrical lower electrode 44, Toothbrush or chemical mechanical polishing.
한편, 하부전극(44)으로 이용되는 루테늄막을 화학기상증착법을 이용하여 증착할 때, 루테늄전구체는 tris(2, 4-octanedionato)Ru 또는 Ru(od)3를 이용하고, 반응챔버의 압력을 0.4torr∼1.0torr로 유지하며, 반응챔버의 온도를 250℃∼500℃로 유지한다. 그리고 전체 가스의 유량을 400sccm∼1000sccm으로 유지하고, 반응가스로 산소(O2)를 사용한다. 이때, 전체 가스 유량에 대한 산소의 유량은 10%∼40%로 유지한다.Meanwhile, when the ruthenium film used as the lower electrode 44 is deposited by chemical vapor deposition, the ruthenium precursor uses tris (2, 4-octanedionato) Ru or Ru (od) 3 , and the pressure of the reaction chamber is 0.4. It is maintained at torr to 1.0torr and the temperature of the reaction chamber is maintained at 250 ° C to 500 ° C. The flow rate of the entire gas is maintained at 400 sccm to 1000 sccm, and oxygen (O 2 ) is used as the reaction gas. At this time, the flow rate of oxygen with respect to the total gas flow rate is maintained at 10% to 40%.
후속 공정으로, 도면에 도시되지 않았지만, 하부전극(44) 상에 유전막과 상부전극을 차례로 형성한다.In a subsequent process, although not shown in the figure, a dielectric film and an upper electrode are sequentially formed on the lower electrode 44.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 바와 같은 본 발명은 비트라인 형성후에 바로 스토리지노드콘택플러그를 형성하므로 스토리지노드콘택홀을 형성하기 위한 자기정렬콘택식각 페일을 방지할 수 있는 효과가 있다.As described above, the storage node contact plug is formed immediately after the bit line is formed, thereby preventing the self-aligned contact etching fail to form the storage node contact hole.
또한, 스토리지노드콘택플러그로서 저항이 낮은 고온 열안정성이 높으며, 내산화 특성이 우수한 루테늄막을 이용하므로써 콘택저항을 감소시킬 수 있는 효과가 있다.In addition, as a storage node contact plug, a high resistance to high temperature thermal stability with low resistance is achieved, and the contact resistance can be reduced by using a ruthenium film having excellent oxidation resistance.
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