KR100341573B1 - Method for fabricating high density memory device - Google Patents
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Abstract
본 발명은 메탈 비트라인의 산화 및 들뜸 현상 방지, 후속 메탈 콘택 식각시의 기판 손상 방지, 콘택홀 프로파일 개선을 통한 메탈 층덮힘 개선 등을 위한 반도체메모리소자 제조방법을 제공하고자 하는 것으로, 이를 위한 본 발명은, 메탈 비트라인을 갖는 반도체메모리소자 제조방법에 있어서, 소정공정이 완료된 구조물 상에 베리어메탈, 메탈, 및 마스크 질화막을 적층하고 비트라인 마스크 및 식각 공정으로 패턴을 형성하고, 상기 패턴의 측벽에 질화막 스페이서를 형성하는 제1단계; 상기 제1단계가 완료된 결과물의 층간산화막을 형성하고 상기 층간산화막을 화학적기계적연마하는 제2단계; 및 상기 제2단계가 완료된 결과물의 전면에 산소확산방지를 위한 실리콘-리치 산화막을 형성하는 제4단계를 포함하여 이루어진다.The present invention is to provide a method of manufacturing a semiconductor memory device for preventing oxidation and lifting of metal bit lines, preventing damage to a substrate during subsequent metal contact etching, and improving metal layer covering by improving a contact hole profile. In the method of manufacturing a semiconductor memory device having a metal bit line, a barrier metal, a metal, and a mask nitride film are laminated on a structure on which a predetermined process is completed, and a pattern is formed by a bit line mask and an etching process, and sidewalls of the pattern are formed. Forming a nitride film spacer in the first step; A second step of forming an interlayer oxide film of the result of the first step completion and chemical mechanical polishing of the interlayer oxide film; And a fourth step of forming a silicon-rich oxide film for preventing oxygen diffusion on the entire surface of the resultant in which the second step is completed.
Description
본 발명은 고집적 메모리소자 제조방법에 관한 것으로, 특히 메탈(metal) 비트라인을 갖는 1Gb(giga bit)급 이상의 DRAM과 같은 초고집적 메모리소자 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a highly integrated memory device, and more particularly, to a method for manufacturing an ultra-high density memory device, such as a DRAM of 1Gb (giga bit) or more having a metal bit line.
고집적화의 진전으로 3년에 메모리의 용량이 4배씩 증가되어 이미 1Gb(giga bit) DRAM의 개발이 이루어졌고 그 이상의 초고집적 DRAM에 대한 연구가 진행되고 있다. 이와 같이 DRAM의 집적도가 높아질수록 전기 신호를 읽고 기록하는 역할을 하는 셀의 면적은 1Gb의 경우 대략 0.08㎛2이다. 따라서, 이에 상응하는 비트라인의 요구선폭도 매우 감소하게 되었고, 그 결과 기존의 폴리실리콘 또는 단순한 실리사이드와 같은 비트라인 물질로는 1Gb급 이상의 DRAM에서 요구되는 미세선폭으로 낮은 저항값을 구현할 수 없게 되었다. 따라서, 비저항이 약 10μΩ/㎝인 텅스텐(W) 또는 구리(Cu) 등의 메탈로 비트라인을 형성하려는 연구가 꾸준히 진행되고 있다.With the progress of high integration, memory capacity has been increased by four times in three years, and 1Gb (giga bit) DRAM has already been developed. As the density of DRAM increases, the area of a cell that reads and writes an electrical signal is about 0.08 μm 2 for 1Gb. Therefore, the required line width of the corresponding bit line is also greatly reduced. As a result, the bit line material such as polysilicon or simple silicide cannot realize low resistance with the fine line width required in DRAMs of 1Gb or more. . Therefore, studies to form bit lines with metals such as tungsten (W) or copper (Cu) having a specific resistance of about 10 mu OMEGA / cm have been steadily being conducted.
그러나. 메탈 비트라인을 적용한 고집적 메모리소자 제조 공정시 웨이퍼 가장자리 지역에서 메탈 비트라인이 산화되면서 들뜨는 문제점이 발생되는 바, 도1에는 이러한 문제점이 도시되어 있다.But. In the manufacturing process of a highly integrated memory device using a metal bit line, a problem arises in that the metal bit line is oxidized in the wafer edge region, and this problem is illustrated in FIG. 1.
먼저, 도1의 구조가 생성되기 까지의 공정을 살펴보면, 실리콘기판(1) 상에 모스트랜지스터(도시되지 않음) 형성 등 소정공정을 완료하고, 제1층간산화막(2)을 형성한다. 이후 비트라인 콘택홀 형성후 또는 콘택 플러그 형성한 다음, Ti/TiN과 같은 베리어메탈(barrier metal)(3), 비트라인 물질로서의 텅스텐(4) 및 마스크층으로서의 질화막(5)을 적층하고 비트라인 마스크 및 식각 공정에 의해 적층된 층들을 패터닝한 다음, 상기 패턴의 측벽에 스페이서 질화막(6)을 형성한다. 이에 의해 비트라인 구조는 완성된다.First, referring to the process until the structure of FIG. 1 is produced, a predetermined process such as forming a MOS transistor (not shown) is completed on the silicon substrate 1, and the first interlayer oxide film 2 is formed. After forming the bit line contact hole or forming the contact plug, a barrier metal 3 such as Ti / TiN, tungsten 4 as bit line material and nitride film 5 as mask layer are laminated and bit line The stacked layers are patterned by a mask and an etching process, and then a spacer nitride film 6 is formed on sidewalls of the pattern. This completes the bit line structure.
이어서, 제2층간산화막(7)을 증착하고 상기 제2층간산화막을 화학적기계적연마(CMP : chemical mechanical polishing)하게 되는데, 이때 웨이퍼 중심부에 비해 웨이퍼 가장자리에서의 제2층간산화막(7) 연마 속도가 빨라, 웨이퍼 가장자리에서는 마스크 질화막(5)이 드러나거나 그 상부로 얇게 제2층간산화막이 잔류하는 현상이 나타나며, 이에 의해 커패시터(8) 형성후 N2O 열처리시 텅스텐(4)이 산화되면서 비트라인이 들뜨는 결과를 가져온다.Subsequently, the second interlayer oxide film 7 is deposited and the second interlayer oxide film is chemical mechanical polishing (CMP), wherein the polishing rate of the second interlayer oxide film 7 at the edge of the wafer is higher than the center of the wafer. As a result, the mask nitride film 5 is exposed or a thin second interlayer oxide film remains on the wafer edge, whereby the tungsten 4 is oxidized during N 2 O heat treatment after the capacitor 8 is formed. This brings exciting results.
한편, 개선된 종래기술로서 텅스텐 비트라인이 드러나는 문제를 해결하기 위해 도2에서와 같이 제2층간산화막(7) 연마후 추가로 절연막(9)을 1000Å 이상 두껍게 증착하는 방법이 제시되어 있는데, 이때에는 캐패시터 형성 후, 금속배선 형성시 메탈 콘택의 깊이가 추가한 절연막(9) 두께만큼 증가하여, 콘택 식각시 실리콘기판(1)에 데미지를 주게 되며, 아울러, 콘택홀(10)의 어스펙트비(Aspect ratio)을 증가시켜 이 콘택홀에 배선용 메탈을 매립하기가 어려워진다. 즉, 메탈 층덮힘(step coverage)를 악화시켜 전기적 특성을 나쁘게 하는 역할을 한다. 미설명 도면부호 11은 캐패시터 상부의 제3층간산화막을 나타낸다.Meanwhile, in order to solve the problem in which the tungsten bit line is exposed as an improved conventional technology, as shown in FIG. 2, a method of additionally depositing an insulating film 9 thicker than 1000 후 after polishing the second interlayer oxide film 7 is presented. After the capacitor is formed, the depth of the metal contact is increased by the thickness of the insulating layer 9 added during the formation of the metal wiring, thereby damaging the silicon substrate 1 during the etching of the contact, and the aspect ratio of the contact hole 10 By increasing the aspect ratio, it becomes difficult to bury wiring metal in this contact hole. That is, it plays a role of deteriorating the electrical properties by deteriorating the metal step coverage. Reference numeral 11 that is not described indicates a third interlayer oxide film on the capacitor.
또한, 도1 및 도2에서의 문제점을 해결하기 위해 도3에 같이, 스페이서 질화막(6) 형성후 그 결과물 전면에 질화막(12)을 약 500Å 이상 증착하고 제2층간산화막(7) 연마 공정을 진행하면 캐패시터 형성후 N2O 열처리시 텅스텐 비트라인이 들뜨는 것을 억제할 수 있으나, 전체적인 층간 절연 구조가 산화막/질화막/산화막의 다중 구조를 가짐으로써 금속배선 형성을 위한 콘택 식각시 다중 식각 처리를 진행해야만 하는 문제점이 있고 이후 세정 공정에서 산화막과 질화막(12)의 식각율 차이로 인해 콘택홀 내부로 질화막(12)이 돌출되는 현상(도면의 A 참조)이 발생하며, 이러한 콘택홀 프로파일(profile)로 인해 메탈(13) 증착시 질화막 돌출부 하단에서 보이드를 유발하는 문제점이 발생된다.In addition, in order to solve the problems in FIGS. 1 and 2, as shown in FIG. 3, after forming the spacer nitride film 6, the nitride film 12 is deposited on the entire surface of the resultant by about 500 GPa or more, and the second interlayer oxide film 7 polishing process is performed. By proceeding, it is possible to suppress the tungsten bit line from lifting during N 2 O heat treatment after the formation of the capacitor, but the overall interlayer insulating structure has multiple structures of oxide film / nitride film / oxide film. There is a problem that must be done in the cleaning process, the nitride film 12 protrudes into the contact hole due to the difference in the etch rate of the oxide film and the nitride film 12 (see A in the drawing) occurs, such a contact hole profile (profile) Due to this, a problem occurs that causes voids at the bottom of the nitride film protrusion when the metal 13 is deposited.
본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로서, 메탈 비트라인의 산화 및 들뜸 현상 방지, 후속 메탈 콘택 식각시의 기판 손상 방지, 콘택홀 프로파일 개선을 통한 메탈 층덮힘 개선 등을 위한 반도체메모리소자 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the problems of the prior art as described above, to prevent the oxidation and lifting of the metal bit line, to prevent substrate damage during subsequent metal contact etching, to improve the metal layer covering through the improvement of the contact hole profile, etc. It is an object of the present invention to provide a method for manufacturing a semiconductor memory device.
도1, 도2 및 도3은 종래기술에 따른 텅스텐 비트라인 형성 공정시 나타나는 문제점을 나타낸 단면도,1, 2 and 3 are cross-sectional views showing problems in the tungsten bit line forming process according to the prior art;
도4a 및 도4b는 본 발명의 일실시예에 따른 메모리소자 제조방법.4A and 4B illustrate a method of manufacturing a memory device in accordance with an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
401 : 실리콘기판 402 : 제1층간절연막401: silicon substrate 402: first interlayer insulating film
403 : 베리어메탈 404 : 텅스텐403: barrier metal 404: tungsten
405 : 마스크 질화막 406 : 질화막 스페이서405 mask nitride film 406 nitride film spacer
407 : 제2층간산화막 408 : 실리콘-리치 산화막407: Second interlayer oxide film 408: Silicon-rich oxide film
409 : 커패시터409: Capacitor
상기 목적을 달성하기 위한 본 발명은, 메탈 비트라인을 갖는 반도체메모리소자 제조방법에 있어서, 소정공정이 완료된 구조물 상에 베리어메탈, 메탈, 및 마스크 질화막을 적층하고 비트라인 마스크 및 식각 공정으로 패턴을 형성하고, 상기 패턴의 측벽에 질화막 스페이서를 형성하는 제1단계; 상기 제1단계가 완료된 결과물의 전면에 층간산화막을 형성하는 제2단계; 상기 층간산화막을 화학적기계적연마하는 제3단계; 상기 제3단계가 완료된 결과물의 전면에 산소확산방지를 위한 실리콘-리치 산화막을 형성하는 제4단계를 포함하여 이루어진다.In order to achieve the above object, the present invention provides a method for manufacturing a semiconductor memory device having a metal bit line, by laminating barrier metal, metal, and mask nitride on a structure where a predetermined process is completed, and forming a pattern using a bit line mask and an etching process. Forming a nitride film spacer on sidewalls of the pattern; A second step of forming an interlayer oxide film on the entire surface of the resultant product of which the first step is completed; A third step of chemical mechanical polishing the interlayer oxide film; And a fourth step of forming a silicon-rich oxide film for preventing oxygen diffusion on the entire surface of the resultant of the third step.
이와같이 본 발명은 상기 제3단계의 화학적기계적 평탄화에 의해 웨이퍼 가장자리의 메탈 비트라인이 드러나거나, 그 상부에 층간산화막이 얇게 존재하게 되는데, 그 상부에 실리콘-리치 산화막을 얇게 추가 적층하여 후속 공정에서 산소가 확산되는 것을 방지하는 것이다.As such, the present invention exposes the metal bit line at the edge of the wafer by the chemical mechanical planarization of the third step, or a thin interlayer oxide film exists on top of the wafer. In the subsequent process, a thin silicon-rich oxide film is further laminated on the wafer. It is to prevent the diffusion of oxygen.
실리콘-리치 산화막은 그 박막 내부에 존재하는 과잉 실리콘원자가 유입되는 산소와 반응하여 Si-O결합을 일으키기 때문에, 얇은 두께에서도 비트라인쪽으로 산소가 확산되는 것을 방지할 수 있다. 상기 실리콘-리치 산화막은 100∼500Å으로 형성하여 이후의 콘택식각시 콘택 어스펙트비가 커지지 않도록 하는 것이 바람직하다.Since the silicon-rich oxide film reacts with the oxygen introduced into the excess silicon atoms in the thin film to generate Si-O bonds, the diffusion of oxygen toward the bit line can be prevented even at a thin thickness. The silicon-rich oxide film may be formed to have a thickness of 100 to 500 GPa so as not to increase the contact aspect ratio during subsequent contact etching.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
아래 실시예는 텅스텐을 비트라인 물질로 적용한 경우를 예로써 설명되었으나, 구리(Cu)를 비트라인으로 적용할 경우에도 본 실시예는 동일하게 적용될 수 있을 것이다.In the following embodiment, a case in which tungsten is applied as a bit line material has been described as an example, but in the case where copper (Cu) is used as a bit line, the present embodiment may be equally applied.
도4a 및 도4b에는 본 발명의 일실시예에 따른 메모리소자 제조 공정이 나타나 있다.4A and 4B illustrate a process of manufacturing a memory device according to an embodiment of the present invention.
도4a를 참조하면, 실리콘기판(401) 상에 모스트랜지스터(도시되지 않음) 형성 등 소정공정을 완료하고, 제1층간산화막(402)을 형성한다. 이후 비트라인 콘택홀 형성후 또는 콘택 플러그 형성 후 Ti/TiN과 같은 베리어메탈(403), 비트라인 물질로서의 텅스텐(404) 및 마스크 질화막(405)을 적층하고 비트라인 마스크 및 식각 공정에 의해 적층된 층들을 패터닝한 다음, 그 패턴의 측벽에 질화막 스페이서(406)을 형성한다. 이에 의해 비트라인 구조는 완성된다. 이어서, 제2층간산화막(407)을 증착하고 상기 제2층간산화막을 화학적기계적연마(CMP : chemical mechanical polishing)하게 되는데, 이때 웨이퍼 중심부에 비해 웨이퍼 가장자리에서의 제2층간산화막(407) 연마 속도가 빨라, 웨이퍼 가장자리에서는 마스크 질화막(405)이 드러나거나 그 상부로 얇게 제2층간산화막(407)이 잔류하는 현상이 나타난다.Referring to FIG. 4A, a predetermined process such as forming a MOS transistor (not shown) is completed on the silicon substrate 401, and a first interlayer oxide film 402 is formed. After the formation of the bit line contact holes or after the formation of the contact plugs, a barrier metal 403 such as Ti / TiN, tungsten 404 as a bit line material and a mask nitride film 405 are stacked and stacked by a bit line mask and an etching process. After the layers are patterned, nitride film spacers 406 are formed on the sidewalls of the pattern. This completes the bit line structure. Subsequently, a second interlayer oxide film 407 is deposited and the second interlayer oxide film is chemical mechanical polishing (CMP), wherein the polishing rate of the second interlayer oxide film 407 at the edge of the wafer is higher than the center of the wafer. As a result, the mask nitride film 405 is exposed at the wafer edge or the second interlayer oxide film 407 remains thinly formed on the wafer edge.
이어서, 도4에 도시된 바와 같이, 결과물의 전면에 실리콘-리치 산화막(408)을 실온∼500℃의 저온에서 100∼500Å 형성하고, 통상의 방법으로 커패시터(410)를 형성한 후 N2O 열처리를 실시하게 되는데, 이때 웨이퍼 가장자리의 비트라인은 실리콘-리치 산화막에 의해 덮혀있으므로 산소(O2) 침투를 방지 또는 억제할 수 있다.Subsequently, as shown in FIG. 4, a silicon-rich oxide film 408 is formed on the entire surface of the resultant at a low temperature of room temperature to 500 ° C. at a temperature of 100 to 500 Pa, and a capacitor 410 is formed by a conventional method, followed by N 2 O. In this case, the bit line at the edge of the wafer is covered by the silicon-rich oxide film, thereby preventing or inhibiting oxygen (O 2 ) penetration.
상기한 바와 같은 본 발명에서, 베리어메탈(403)은 50∼800Å의 Ti/TiN층을 적용하고, 텅스텐(404)은 그 두께를 300∼1200Å으로 적용하고, 마스크 질화막은 그 두께를 700∼2000Å으로 적용하는 것이 바람직하고, 질화막 스페이서(406)는 100∼700Å 두께로 증착한 다음 전면 식각하여 형성한다. 제2층간산화막(407)은BPSG, PSG, FSG, TEOS, HDPCVD(high density plasma CVD) 산화막, 비정질폴리실리콘 산화막 등을 500∼10000Å의 두께로 형성하는 것이 바람직하다.In the present invention as described above, the barrier metal 403 applies a Ti / TiN layer of 50 to 800 GPa, the tungsten 404 applies a thickness of 300 to 1200 GPa, and the mask nitride film has a thickness of 700 to 2000 GPa. Preferably, the nitride film spacer 406 is formed by depositing a thickness of 100 to 700 GPa and then etching the entire surface. The second interlayer oxide film 407 is preferably formed of BPSG, PSG, FSG, TEOS, high density plasma CVD (HDPCVD) oxide film, amorphous polysilicon oxide film, or the like at a thickness of 500 to 10000 Pa.
또한, 마크크 질화막 또는 스페이서용 질화막은 각기 PECVD(plasma enhanced chemical vapor deposition) 또는 LPCVD(low pressure chemical vapor deposition) 방법으로 증착할 수 있고, 아울러, 제2층간산화막(407)의 화학적기계적연마는 실리카 또는 세리아 계열의 슬러리를 사용하고, 이 슬러리의 산도를 5∼11 pH로 유지하며 슬러리내 함유된 연마제의 크기를 50∼1000nm로 유지하고, 슬러리 유량을 50∼400㎖/min으로 유지하는 것이 바람직하다.In addition, the mark nitride film or the nitride film for the spacer may be deposited by plasma enhanced chemical vapor deposition (PECVD) or low pressure chemical vapor deposition (LPCVD), respectively, and the chemical mechanical polishing of the second interlayer oxide film 407 may be silica. Alternatively, it is preferable to use a ceria-based slurry, maintain the acidity of the slurry at 5 to 11 pH, maintain the size of the abrasive contained in the slurry at 50 to 1000 nm, and maintain the slurry flow rate at 50 to 400 ml / min. Do.
본 발명은 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the present invention has been described in detail according to the preferred embodiments of the present invention, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 바와 같이 본 발명은 콘택 식각 및 메탈 증착 공정 등의 마진을 저하시키지 않는 상태에서 메탈 비트라인이 산화되는 문제를 해결할 수 있어, 메탈 비트라인을 적용하는 고집적 메모리소자 특성 향상을 가져오는 효과가 있다.As described above, the present invention can solve the problem that the metal bit line is oxidized without reducing the margin of the contact etching and metal deposition process, thereby improving the characteristics of the highly integrated memory device applying the metal bit line. have.
또한 웨이퍼 가장자리 부분에서의 메탈 비트라인 산화 및 들뜸 현상을 방지할 수 있어, 수율을 증대시키는 효과를 가져온다.In addition, the metal bit line oxidation and lifting phenomenon at the edge of the wafer can be prevented, resulting in an effect of increasing the yield.
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| KR1019990024059A KR100341573B1 (en) | 1999-06-24 | 1999-06-24 | Method for fabricating high density memory device |
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| KR1019990024059A KR100341573B1 (en) | 1999-06-24 | 1999-06-24 | Method for fabricating high density memory device |
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